ASRock präsentiert USB 3.1 Mainboard-Bundles

Don

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<p><img src="/images/stories/logos-2013/asrock_logo_2010.png" width="100" height="100" alt="asrock logo 2010" style="margin: 10px; float: left;" />Die CES 2015 hat gezeigt: USB 3.1 wird 2015 zwar mehr und mehr verbreitet sein, <a href="index.php/news/hardware/mainboards/33829-usb-31-spielt-noch-keine-grosse-rolle.html" target="_self">eine große Rolle wird es aber noch nicht spielen</a>. Dennoch trauen sich immer mehr Hersteller aus der Deckung und präsentieren ihre Umsetzung des kommenden USB-Standards. Neben MSI hat <a href="index.php/news/hardware/mainboards/33900-biostar-zeigt-gaming-z97x-mit-usb-31.html" target="_self">auch Biostar</a> bereits das Erscheinen erster Mainboards mit USB 3.1 angekündigt, auch wenn diese nicht vor März erhältlich sein werden. <a...<br /><br /><a href="/index.php/news/hardware/mainboards/34256-asrock-praesentiert-usb-31-mainboard-bundles.html" style="font-weight:bold;">... weiterlesen</a></p>
 
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Da fühle ich mich an die Einführung von USB3.1 erinnert. Damals gab es bei Intel nur Boards mit PCIe1.1-Ports, PCIe2.0 gab es nur für die PEG-Slots für die Grakas. Wer eine simple Erweiterungskarte mit 2xUSB3.0 ordentlich anbinden und nicht auf die Geschwindigkeit von 1xPCIe1.1 (250MB/s) begrenzt sein wollte, musste auf eine der wenigen Karten mit PLX-Switch wie die Asus U3S6 setzen. Diese führten meist einen 2xUSB3.0-Chip mit 1x PCIe2.0 und einen 2xSATA 6G Chip mit 1xPCIe2.0 zusammen (also 2x500MB/s=1GB/s) und machten daraus 4xPCIe2.0 (also 2GB/s), sodass bei Einsatz in einem auf vielen Boards vorhandenem PCIe1.1 x4-Slot die Bandbreite immernoch ausreichte. Asus hat das ganze damals auch so auf seinen Mainboards implementiert.

Bei USB3.1 ist das ganze aber noch komplizierter und ich muss sagen, dass Intels Chipsatzpolitik mich da wieder gewaltig stört. Bei aktuellen Boards ist die Problematik ähnlich wie mit M.2/SATAe: Der PCH hat nur 8 PCIe-Lanes (von denen eine auf jeden Fall für LAN draufgeht), jeder M.2/SATAe oder USB3.1-Port braucht aber schon zwei davon. Dann soll es am besten noch 2-3x PCIe x1 und 1x x4 geben. Schon vor M.2/SATAe musste hier ordentlich geshared oder ein PLX-Switch verwendet werden, jetzt wirds noch schlimmer.

Aber löst die kommende Chipsatzgeneration, fatalerweise selbst noch ohne USB3.1 (warum?!?) das Problem? Theoretisch hat 1x PCIe3.0 zu wenig Bandbreite für 1xUSB3.1, weil PCIe 3.0 die Geschwindigkeit nur auf 8GT/s pro Lane erhöht hat, durch die 128b130-Kodierung aber effektiv auf knapp 1GB/s (985MB/s) kommt, während USB3.1 10GT/s bei 128b132-Kodierung schafft, effektiv 1,2GB/s (1212MB/s). Wenn man das jetzt ernst nimmt, reiche ine PCIe3.0-Lane nichtmal für 1xUSB3.1, so dass 2xUSB3.1 definitiv mit 2-4 Lanes angebunden sein sollte.
Praktisch war es schon bei USB3.0 so, dass es mal wieder deutlich weniger als theoretisch möglich schafft und so dürfte es auch diesmal sein. Schon hier im Test des Z97-A/USB3.1 schafft die Samsung XP941 con ihren theoretischen 1.170MB/s lesend und 950MB/s schreiben nur 830MB/s bzw. 720MB/s über M.2 x2, ein RAID-Verbund aus zwei mSATA 6G SSDs schafft über USB3.1 aber nur jeweils 700MB/s.

Was ich mich bei alldem noch mehr frage: Es war schon ein Unsinn sondergleichen, die H97 und Z97 nur wegen hingefrickeltem M.2/SATAe so kurz nach den Vorgängern zu veröffentlichen, aber jetzt kommt von allen Herstellern nochmal eine Well neuer Mainbards mit hingefrickeltem USB3.0 und dann im Q2 (wohl eher Q3) wieder neue mit den 100er Chipsätzen? Ja gehts noch?
 
Da fühle ich mich an die Einführung von USB3.1 erinnert.
Kein Wunder, es geht um die Einführung von USB 3.1 :fresse2:

Du fühlst Dich sicher an die Einführung von USB 3.0 erinnert, aber schon damals gab es PCIe 2.0 Lanes vom Chipsatz, aber nur bei AMD den die waren damit schon seid den 700er Chipsätzen so weit. Für USB 3.1 braucht man eigentlich eine PCIe 3.0 Lane, aber die weden erst die Skylake Chipsätze bieten, wenn die Gerüchte stimmen.
 
Guten Morgen,

es werden wieder genug USB 3.1 Karten von Drittherstellern geben, also einfach ein wenig Geduld ;-)
 
von generation 1 usb neuerungen würde ich eh zurückschrecken wie der teufel vor dem weihwasser...zuviele halbseidene Lösungen, potentielle Bugs, unausgereifte Controller.
 
Bei USB3.1 ist das ganze aber noch komplizierter und ich muss sagen, dass Intels Chipsatzpolitik mich da wieder gewaltig stört.
Die bisher beste Anbindung bei der kleinen Desktop Plattform hatten die Kombination Xeon E3v2 mit C216 Chipsatz, da hat man 16x3.0, 4x2.0 an der CPU und 8x2.0 am PCH (beim SandyBridge E3 waren als nur PCIe 2.0 Lanes 16+4 und 8). Leider hat Intel bei den neuen Xeon E3v3 die zusätzlichen x4 Lanes an der CPU gestrichen.

Schön wäre es, wenn die nächste Xeon E3 Generation mit neuem Sockel 16+4 PCIe 3.0 Lanes hätte (16+4+4 bzw. 16+8 wären traumhaft), dann könnte der PCH ruhig bei PCIe 2.0 verbleiben, da DMI 2.0 ohnehin das eigentliche Problem ist.

Aber löst die kommende Chipsatzgeneration, fatalerweise selbst noch ohne USB3.1 (warum?!?) das Problem? Theoretisch hat 1x PCIe3.0 zu wenig Bandbreite für 1xUSB3.1, weil PCIe 3.0 die Geschwindigkeit nur auf 8GT/s pro Lane erhöht hat, durch die 128b130-Kodierung aber effektiv auf knapp 1GB/s (985MB/s) kommt, während USB3.1 10GT/s bei 128b132-Kodierung schafft, effektiv 1,2GB/s (1212MB/s). Wenn man das jetzt ernst nimmt, reiche ine PCIe3.0-Lane nichtmal für 1xUSB3.1, so dass 2xUSB3.1 definitiv mit 2-4 Lanes angebunden sein sollte.
Der ASM1142 ist der erste USB3.1 Host Controller und dieser kann nur mit 1x3.0 oder 2x.2.0 PCIe angebunden werden. Frag ASM was sie sich dabei gedacht haben. Besser wäre sicherlich die Anbindung über 4x2.0 und 2x3.0 gewesen.
 
Der ASM1142 ist der erste USB3.1 Host Controller und dieser kann nur mit 1x3.0 oder 2x.2.0 PCIe angebunden werden. Frag ASM was sie sich dabei gedacht haben. Besser wäre sicherlich die Anbindung über 4x2.0 und 2x3.0 gewesen.
Das soll ihr Controller für den Massenmarkt sein, die Integrations-Anforderungen (und Kosten) dürfen also nicht zu hoch sein, weil er sonst für viele Produkte nicht mehr in Frage kommt.
 
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