Chiplet-Design eines 3900X

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Pirate85]

Auf dem PCB befinden sich 2 Chiplets und der IO Chip.

Auf dem Ryzen 7 3700X z.b. ist nur ein Chiplet mit 8 Kernen, beim 3950X sind es 2. davon mit insgesamt 16 Kernen.

So ist es auch beim 3900X, nur sind dort eben 4 Kerne deaktiviert, ob das nun per Chiplet 2 oder auf einem 4 sind, weiß ich nicht.

 

[Trill]

Jau, ist quasi nen 3600x gedoppelt, der 3900X, zwei Kerne je CCD sind jeweils deaktviert:

https://cdn.bjorn3d.com/wp-content/uploads/2019/07/06033621/Zen3.jpg

Edit: Und so wie ich das Schaubild interpretiere, findet zwischen den CCDs keine Kommunikation statt. Ich habe einen 3600x hier, bei dem ist laut Ryzen Master auf CCX0 und CCX1 jeweils ein Kern deaktiviert. Kurz hatte ich leihweise nen 3900x hier, bei dem war es ebenso, bei jedem CCX war je ein Kern deaktiviert.

 

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Trill]

Ähm, das Schaubild zeigt nen 3950X als auch nen 3900X, ein 3900X ist doch vom Aufbau her ein 3950X.

Und im Grunde ist das Alles nur das, nen Dual Sockel Board:

https://www.cbo-do.de/images/product_images/original_images/9136_0.jpg

....eben durch die heute möglichen wesentlich kleineren Fertigungsverfahren nur anders bzw. Platzsparend in einem Sockel verpackt.

 

[Jaimewolf3060]

Hallo Freunde,
ich suche schon stundenlang nach einem aufschlussreichen Bild von der Mikro-Architektur eines 3900X.
Nach meinem Verständnis müssten sich auf dem PCB zwei CCDs mit jeweils vier CCXs befinden, die mit dem ciOD kommunizieren.
In den vier CCXs müssten sich dann jeweils drei cores zu sechs Threads befinden.
Findet zwischen den CCXs auch eine Kommunikation ûber Leiterbahnen statt oder läuft das alles erst über den ciOD und dann wieder zurück?

Erstmal solltest du Verständnis aufbringen um mi welchen Begriffen du um dich schmeißt,..

 

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Holzmann]

Guck mal bei Igor im Test dort sind schöne schaubilder drin vom Aufbau des Chips

 

[Holt]

Findet zwischen den CCXs auch eine Kommunikation ûber Leiterbahnen statt oder läuft das alles erst über den ciOD und dann wieder zurück?

Soweit mir bekannt, findet die Kommunikation nur über den I/O Die statt.

 

[angelsdecay]

Und dieser ist noch ne Blackbox
im Grunde läuft alles über den interposer (passiv) in den I/O DIE Blöd nur das da nur angegeben wird SI und PCIE lanes
Der chip ist aber zu groß dafür das nur das in dem I/O ist
Ich vermute einen victim cache der alle Daten aller chiplets spiegelt und hin und herschiebt
ansonsten gäbe es wieder deutliche Latenzen zwischen den chiplets quasi die vom ramtakt.
also zwischen 70-100ns
Das würde bei bei mehr als 6/8 kerne Auslastung bemerkbar sein.
bzw wenn windows wieder einen oder mehrer threads auf der cpu reise nach Jerusalem spielen lässt.
Weil ich davon nix gehört habe gehe ich mal davon aus das die Krankheiten der ersten beiden gen vorbei sind.

 

[Tzk]

Du hast beim 3900X zwei Chiplets mit je sechs aktiven Kernen die sich wiederrum auf drei Kerne pro CCX aufteilen. Die Kommunikation läuft rein über den I/O Die, sprich Inter-Chiplet-Kommunikation gibts nicht. Das hat den Nachteil das die Latenzen von Chiplet zu Chiplet höher sind, aber den Vorteil das die Latenz vom Chiplet zum Ram und zwischen den Chiplets immer gleich groß ist. Die Frickellösung wie beim Threadripper 2990WX wo einige Kerne nur indirekt am Ram hängen und deshalb in einigen Szenarien die Skalierung schlecht war fällt damit weg.

Der Unterschied im Write zwischen den Ryzen mit einem bzw. zwei Chiplets liegt im Infinity Fabric und generellen Layout der Cpu. Man bekommt mit einem Chiplet schlichtweg die Daten nicht durchs PCB der Cpu durch, weshalb nur die Hälfte der Schreibleistung eines 3900X bzw. 3950X anliegt.

Ich bin sehr gespannt ob AMD mit Zen3 nochmal umbaut und das Design anpasst. Kann mir gut vorstellen das die CCX endlich wegfallen bzw. man pro CCX endlich 8 Kerne bekommt und damit nur noch ein CCX pro Chiplet verbaut ist.

 

[bschicht86]

Der chip ist aber zu groß dafür das nur das in dem I/O ist
Ich vermute einen victim cache der alle Daten aller chiplets spiegelt und hin und herschiebt

Schau dir mal die DIE-Shots vom IO an, dort findest du kaum Cacheeinheiten wie beim DIE-Shot der Prozessorkerne. Zudem dürfte ein doppelter Chache in 12nm ein ziemlicher Stromfresser sein. Ich vermute, der IO ist deshalb so groß, weil man in kleiner sonst nicht die ganzen Lötpunkte unterbekommen würde, die nötig wären für alle Anbindungen.

 

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Tzk]

Naja, sämtliches Material das AMD rausgegeben hat spricht gegen einen fetten Cache auf dem I/O Die und Inter-Chiplet-Kommunikation. In den ganzen Präsentationen ist immer zu sehen das es einen Link vom I/O zum Chiplet gibt, aber nicht zwischen den Chiplets. Ich gehe sogar noch den Schritt weiter und behaupte das innerhalb eines Chiplets zwischen den CCX keine Kommunikation stattfindet. Das sieht man sehr gut, wenn man sich die Latenz zwischen den einzelnen Kernen anschaut. Innerhalb eines CCX sinds grob 25ns, aber zu allen anderen Kernen (egal ob im anderen CCX auf dem gleichen Chiplet oder auf dem anderen Chiplet) sind es immer 68-70ns. Siehe dazu hier:
Das brachte mich überhaupt zu der Überlegung das ein 8C CCX bzw. nur noch ein CCX pro Chiplet eine Verbesserung darstellt. Dann hätte man nämlich plötzlich nicht mehr 4 Kerne die 25ns Latenz haben, sondern 8. Oder halt bei einem 3950X nicht mehr vier "Blöcke" mit 25ns Latenz sondern nur noch zwei Hälften.

 

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Tzk]

Macht ja auch Sinn das in die Mitte des Chiplets zu packen. Aber nur weil etwas in der Mitte ist muss es nicht bedeuten das die Chiplets deshalb die CCX untereinander kommunizieren lassen. Der Kram wird in der Mitte sitzen, weil die Chiplets einen gemeinsamen IF Link zum I/O Die nutzen. Da wäre es Quatsch die zwei CCX nach innen und dann jeweils die Hälfte des IF Links an den Rand des Chiplets zu packen. Außerdem kann man so einfach identische CCX (180° gedreht oder gespiegelt) auf das Chiplet packen und regelt den Rest in der Mitte - spart Entwicklungsaufwand.

 

[Aiphaton]

Hallo Freunde,
ich suche schon stundenlang nach einem aufschlussreichen Bild von der Mikro-Architektur eines 3900X.
Nach meinem Verständnis müssten sich auf dem PCB zwei CCDs mit jeweils vier CCXs befinden, die mit dem ciOD kommunizieren.
In den vier CCXs müssten sich dann jeweils drei cores zu sechs Threads befinden.
Findet zwischen den CCXs auch eine Kommunikation ûber Leiterbahnen statt oder läuft das alles erst über den ciOD und dann wieder zurück?

Wie's der Zufall so will, gibt es seit gestern einen Artikel dazu: https://www.pcgameshardware.de/Mati...ls/Zen-2-Ryzen-3000-Die-Shot-Analyse-1339786/

 

[Tzk]

@Aiphaton
Danke dafür! In den Kommentaren unter dem Artikel kann man dann auch richtig gute Aufnahmen eines Chiplets entdecken, sogar gemacht in verschiedener Tiefe bzw. von verschiedenen Lagen des Chiplets:

Index of /ftp/Die-Shots/Archiv/2D/Die-Shots/CPUs/AMD/Zen 2/Rome/CCD_layers

 

[Gelöschtes Mitglied 85061]

Nachricht gelöscht

 

[Jaimewolf3060]

Wenn Du nichts Besseres zu bieten hast, lass es sein!

Nö.
Es sei dir angeraten dich mit Begrifflichkeiten zu beschäftigen!

 

[Tzk]

@******
Klar spekulieren die... Dennoch hat AMD schon etliche Schaubilder der Architektur auf diversen Events gezeigt und nie war von einer direkten CCX-zu-CCX Kommunikation die Rede. Das wird auch durch die Analyse der Latenzen die ich oben gepostet habe gestützt...

 

[bschicht86]

Index of /ftp/Die-Shots/Archiv/2D/Die-Shots/CPUs/AMD/Zen 2/Rome/CCD_layers

Sehr gute Bilder. Da sieht man, dass der IF-Teil so groß sein muss, sonst beäme man scheinbar nicht die nötigen Lötaugen für die Kommunikation unter.

 

[Holt]

im Grunde läuft alles über den interposer (passiv)

Unter Interposer versteht man heutzutage eigentlich nur solche auf Halbleiterbasis, aber die setzt AMD bei den CPUs gar nicht ein, daher ist es irreführend von Interposer zu reden, auch wenn genau genommen jede Platine ein Interposer ist.

 

[Winchester73]

Nö.
Es sei dir angeraten dich mit Begrifflichkeiten zu beschäftigen!

Beschäftige du dich lieber mit deinem Lieblingsverein. Intel.

Der I/O Die unterstützt das Multichiplet-Design. Und bringt mehr Performance.