HWL News Bot
News
Thread Starter
- Mitglied seit
- 06.03.2017
- Beiträge
- 113.960
... weiterlesen
Fehlende ECC-Unterstützung: Linus Torvalds schimpft über Intel
- Ersteller HWL News Bot
- Erstellt am
... weiterlesen
Mo3Jo3
Experte
Ja On Die ECC wird unterstützt, ist aber meines Wissens nur optional.
Dafür gibts verschiedene Indizien im Netz.
DDR5 SDRAM - Wikipedia
- Mitglied seit
- 15.11.2002
- Beiträge
- 27.130
Ich hatte immer im Hinterkopf, dass es in jedem Fall für DDR5 verwendet wird und nicht optional ist. Aber ich lese immer wieder "optional" in den Berichten zu DDR5. Aber: Wenn es auf dem Die für DDR5 ist, es also keinen separater Chip wie bei DDR4 gibt, dann ist es nicht optional. Alles deutet darauf hin, dass in DDR5 das ECC immer mit eingebaut ist.
Ist das so?
Intel Ark mit allen aktuellen Prozessoren, die ECC unterstützen: https://ark.intel.com/content/www/d...efilter.html?productType=873&0_ECCMemory=True
Linus ist halt auch ne Laberbacke. Stark fördern tut AMD den ECC im Mainstream natürlich auch nicht(Threadmonster abseits der Threadripperplattform), er wird einfach optional gehalten weil man ohne ihn schneller ist und keinen Support gewähren muss.
Ich glaube Intel selbst hat sogar bei den Xeons keine double-bit error correction Methode oder ?, das hatte nur der Bulldozer 🤪.
Die Argumentation seitens Intel ist einfach das dies so selten vor kommt(Fehler) das es preislich einfach nicht lohnt das abseits der Hamming Variante zu machen, also sich derart zu verteuern und zu verlangsamen. Und da Intel evtl. zu unfähig und trotzdem sehr stark verbreitet ist bei den Xeons blockiert man halt den Weg für Neues, absichtlich oder versehentlich.
Ich geh wie Don auch davon aus das der DDR-5 die allermeisten Module mit on-die ECC bekommen werden die kaum bis gar keine Performance kostet, evlt. abschaltbar halte das standardmäßig allerdings für eine gute Idee. Ich denke wer anfängt blickende Module zu konsumieren sollte mit etwas "Puffer" für Sicherheit und Stabilität leben können.
Ich glaube Intel selbst hat sogar bei den Xeons keine double-bit error correction Methode oder ?, das hatte nur der Bulldozer 🤪.
Die Argumentation seitens Intel ist einfach das dies so selten vor kommt(Fehler) das es preislich einfach nicht lohnt das abseits der Hamming Variante zu machen, also sich derart zu verteuern und zu verlangsamen. Und da Intel evtl. zu unfähig und trotzdem sehr stark verbreitet ist bei den Xeons blockiert man halt den Weg für Neues, absichtlich oder versehentlich.
Ich geh wie Don auch davon aus das der DDR-5 die allermeisten Module mit on-die ECC bekommen werden die kaum bis gar keine Performance kostet, evlt. abschaltbar halte das standardmäßig allerdings für eine gute Idee. Ich denke wer anfängt blickende Module zu konsumieren sollte mit etwas "Puffer" für Sicherheit und Stabilität leben können.
tonythebuilder
Experte
Nun ja das Linus sich "mal etwas deftiger" Ausdrückt. Ist ja nun wahrlich nichts neues. Falls ihr euch nicht sicher seit fragt einfach mal ein paar Kernel Devs bzw. Nvidia.
Ich habe mir mal das Interview durchgelesen. Und in Teilen hat er durch aus Recht (die Formulierungen sind nur etwas fragwürdig).
Denn Intel hat Jahre lang, auf seinen Consumer Chips ECC blockiert. Weils sie es ja angeblich nicht brauchen. Mit Rowhammer und diversen Studien zur Fehlerhäufigkeit (ca. 1 bit error per gigabyte of RAM per 1.8 hours) haben dann doch gezeigt. Das ECC auch für Otto Normalverbraucher sinnvoll ist.
Man muss aber auch sagen das ECC kein Allheilmittel ist. Rowhammer ist auch bei ECC RAM möglich. Auch bedeutend schwieriger.
Laut Micron, hat DDR5, ECC mit 1bit Error Correction on Chip. Anscheinend auch eine Art 2bit Error Correction, die wohl aber nur duch einen "Trick" funktioniert. Vielleicht können hier die Fachwissenden mehr Auskunft geben (bitte keine Forumsexperten). https://www.micron.com/-/media/clie...white-paper/ddr5_new_features_white_paper.pdf Seite 4 und 5
Ich habe mir mal das Interview durchgelesen. Und in Teilen hat er durch aus Recht (die Formulierungen sind nur etwas fragwürdig).
Denn Intel hat Jahre lang, auf seinen Consumer Chips ECC blockiert. Weils sie es ja angeblich nicht brauchen. Mit Rowhammer und diversen Studien zur Fehlerhäufigkeit (ca. 1 bit error per gigabyte of RAM per 1.8 hours) haben dann doch gezeigt. Das ECC auch für Otto Normalverbraucher sinnvoll ist.
Man muss aber auch sagen das ECC kein Allheilmittel ist. Rowhammer ist auch bei ECC RAM möglich. Auch bedeutend schwieriger.
Laut Micron, hat DDR5, ECC mit 1bit Error Correction on Chip. Anscheinend auch eine Art 2bit Error Correction, die wohl aber nur duch einen "Trick" funktioniert. Vielleicht können hier die Fachwissenden mehr Auskunft geben (bitte keine Forumsexperten). https://www.micron.com/-/media/clie...white-paper/ddr5_new_features_white_paper.pdf Seite 4 und 5
Phantomias88
Banned
Bei Intel sollten nur die großen Server Multi-Bit ECC haben, die kleinen Workstation kommen nur mit Single-Bit ECC daher.
Daher meinte Linus ja, AMD bietet es immerhin an bis herunter in den Desktop Markt.
Ich nutze Multi-Bit ECC nun seit 4 Jahrenmit 64Bit + 8Bit (72Bit)
Die Ryzen können auch Multi-Bit ECC sie haben jedoch erheblich mehr Bit für die Prüfsummen: 64 Bit + 64Bit
Das ist mehr als Intel jemals Angeboten hat.
freekymachine
Banned
Ich glaub er meinte das auch auf die letzten 10,20 Jahre rückwirkend.
Erinner mich an ein Asus P3B-F - das lief mit nem P3 600 Mhz und hatte auch ECC support, einfach so, ohne groß Tam-Tam.
Aber ich glaube dann erkannte Intel irgendwo im späten P4 Zeitalter das man das ja melken könnte...
Wär echt kein Ding und war auch kein Ding ECC einfach zu liefern..als Standard, überall, "Grundversogung" - es gibt überhaupt gar kein "Non-ECC" - das bemängelt er..
(und ich auch) - warum, wie hat sich die Welt nur angewöhnt mit Non-ECC zu leben...
War auch bei mir eigentlich nur ein Ausflug mit dem X58 Chipset mal son Hbyrid WS zu haben, ohne ECC, davor hab ich fast nur ECC Systeme gehabt - gut, X58 durchgebrannt, X99 bot sich an..ok hatte kein Geld für Schlachtschiff Supermicro Board...hätte ich mal doch nehmen sollen, das hätte wieder ECC support gehabt - aber naja - klar "geht auch so" ...aber mein Nachfolgesystem wird defintiv wieder ECC, oder halt ECS DDR5, mal sehn was es wird, oder geben wird.
Erinner mich an ein Asus P3B-F - das lief mit nem P3 600 Mhz und hatte auch ECC support, einfach so, ohne groß Tam-Tam.
Aber ich glaube dann erkannte Intel irgendwo im späten P4 Zeitalter das man das ja melken könnte...
Wär echt kein Ding und war auch kein Ding ECC einfach zu liefern..als Standard, überall, "Grundversogung" - es gibt überhaupt gar kein "Non-ECC" - das bemängelt er..
(und ich auch) - warum, wie hat sich die Welt nur angewöhnt mit Non-ECC zu leben...
War auch bei mir eigentlich nur ein Ausflug mit dem X58 Chipset mal son Hbyrid WS zu haben, ohne ECC, davor hab ich fast nur ECC Systeme gehabt - gut, X58 durchgebrannt, X99 bot sich an..ok hatte kein Geld für Schlachtschiff Supermicro Board...hätte ich mal doch nehmen sollen, das hätte wieder ECC support gehabt - aber naja - klar "geht auch so" ...aber mein Nachfolgesystem wird defintiv wieder ECC, oder halt ECS DDR5, mal sehn was es wird, oder geben wird.
Phantomias88
Banned
@ freekymachine
Naja früher war der Arbeitspeicher auch noch nicht so groß, daher sind damals Fehler nicht so oft passiert -> Single Bit ECC reicht daher.
Heute mit steigendem RAM & VRAM sollte auch der Schutz dazu mit vergrößert werden, da die Wahrscheinlichkeit höher ist Soft-Errors zu bekommen.
Nicht jeder BSOD kommt von schlechten Treiber / Software / Hardware Defekt.
Naja früher war der Arbeitspeicher auch noch nicht so groß, daher sind damals Fehler nicht so oft passiert -> Single Bit ECC reicht daher.
Heute mit steigendem RAM & VRAM sollte auch der Schutz dazu mit vergrößert werden, da die Wahrscheinlichkeit höher ist Soft-Errors zu bekommen.
Nicht jeder BSOD kommt von schlechten Treiber / Software / Hardware Defekt.
- Mitglied seit
- 15.11.2002
- Beiträge
- 27.130
Ok, ich habe mal etwas recherchiert. Offenbar sieht es wie folgt aus:
DDR5 wird ein On-Die ECC bieten, was bedeutet, dass jeder DDR5-Speicherchip ein ECC ausführt und damit Fehler erkennen und korrigieren kann. Dies ist eine Gegenmaßnahme aufgrund der immer komplexeren Fertigung, die immer mehr Fehler aufkommen lässt. In gewisser Weise kompensiert man damit nur einen nachteiligen Effekt in der aktuellen Entwicklung. Das ECC arbeitet aber nicht "DIMM-wide" und damit bedeutet dies nicht, dass Fehler auf dem Transportweg vom DIMM-Modul zum Speichercontroller erkannt werden.
Sk Hynix beschreibt dies wie folgt:
"On-die error correction code (ECC) and error check and scrub (ECS), which were first to be adopted in DDR5, also allow for more reliable technology node scaling by correcting single bit errors internally. Therefore, it is expected to contribute to further cost reduction in the future. ECS records the DRAM defects and provides the error counts to the host, thereby increasing transparency and enhancing the reliability, availability, and serviceability (RAS) function of the server system."
DIMM-wide ECC ist also noch immer eine Funktion, die es für DDR5 geben wird und die zusätzlicher Aufwand bedeutet. Sprich, nicht jeder Prozessor, der DDR5 unterstützt, wird auch DIMM-wide ECC unterstützen, so dass es in etwa so bleibt, wie es aktuell schon ist – es wird Prozessoren geben, die ein DIMM-wide ECC unterstützen werden und solche, die das nicht tun.
DDR5 wird ein On-Die ECC bieten, was bedeutet, dass jeder DDR5-Speicherchip ein ECC ausführt und damit Fehler erkennen und korrigieren kann. Dies ist eine Gegenmaßnahme aufgrund der immer komplexeren Fertigung, die immer mehr Fehler aufkommen lässt. In gewisser Weise kompensiert man damit nur einen nachteiligen Effekt in der aktuellen Entwicklung. Das ECC arbeitet aber nicht "DIMM-wide" und damit bedeutet dies nicht, dass Fehler auf dem Transportweg vom DIMM-Modul zum Speichercontroller erkannt werden.
Sk Hynix beschreibt dies wie folgt:
"On-die error correction code (ECC) and error check and scrub (ECS), which were first to be adopted in DDR5, also allow for more reliable technology node scaling by correcting single bit errors internally. Therefore, it is expected to contribute to further cost reduction in the future. ECS records the DRAM defects and provides the error counts to the host, thereby increasing transparency and enhancing the reliability, availability, and serviceability (RAS) function of the server system."
DIMM-wide ECC ist also noch immer eine Funktion, die es für DDR5 geben wird und die zusätzlicher Aufwand bedeutet. Sprich, nicht jeder Prozessor, der DDR5 unterstützt, wird auch DIMM-wide ECC unterstützen, so dass es in etwa so bleibt, wie es aktuell schon ist – es wird Prozessoren geben, die ein DIMM-wide ECC unterstützen werden und solche, die das nicht tun.
sweetchuck
Enthusiast
- Mitglied seit
- 14.08.2014
- Beiträge
- 1.426
Klingt ähnlich wie die Fehlerkorrektur beim Ampere (EDR).
Phantomias88
Banned
Was vielleicht auch noch interessant ist, ECC gibt es als unbuffered und als Buffered (Registered) ECC Module.
Das hat den Hintergrund, dass Server mehr Speicher Module bestücken können, um da den IMC zu entlasten werden Verstärker Bausteine Verbaut.
Die Verstärker erzeugen eine höhere Latenz bei den RAM Zugriffen.
Unbuffered hat keine Verstärker nur einen Zusätzlichen Speicher Chip pro Rank, daher ist die Latenz mit unbuffered ECC deutlich niedriger als Reg-ECC.
Das hat den Hintergrund, dass Server mehr Speicher Module bestücken können, um da den IMC zu entlasten werden Verstärker Bausteine Verbaut.
Die Verstärker erzeugen eine höhere Latenz bei den RAM Zugriffen.
Unbuffered hat keine Verstärker nur einen Zusätzlichen Speicher Chip pro Rank, daher ist die Latenz mit unbuffered ECC deutlich niedriger als Reg-ECC.
sentinel_first
Enthusiast
Intel ist aber auch eine Firma die GELD verdienen möchte!
Die alte Masche Server - CPU gewisse erzwungene Übermächte zu verschreiben hat sich halt bewährt
, bzw. den Pöbel zu kastrieren 
, irgendwie muss aber auch die ganze Forschung und die Börse geldmäßig überbespaßt werden.
Der Linus könnte doch auch eigene CPU herstellen, Open Source ... macht er aber NICHT
.. deshalb geht das mit der Laberbacke in Ordnung
Die alte Masche Server - CPU gewisse erzwungene Übermächte zu verschreiben hat sich halt bewährt
, bzw. den Pöbel zu kastrieren , irgendwie muss aber auch die ganze Forschung und die Börse geldmäßig überbespaßt werden.Der Linus könnte doch auch eigene CPU herstellen, Open Source ... macht er aber NICHT
.. deshalb geht das mit der Laberbacke in Ordnung
Seven Eleven
Profi
Buffered und Registered RAM sind aber zwei verschiedene Methoden........Was vielleicht auch noch interessant ist, ECC gibt es als unbuffered und als Buffered (Registered) ECC Module.
Das hat den Hintergrund, dass Server mehr Speicher Module bestücken können, um da den IMC zu entlasten werden Verstärker Bausteine Verbaut.
Die Verstärker erzeugen eine höhere Latenz bei den RAM Zugriffen.
Unbuffered hat keine Verstärker nur einen Zusätzlichen Speicher Chip pro Rank, daher ist die Latenz mit unbuffered ECC deutlich niedriger als Reg-ECC.
Der Begriff wird oft fälschlicherweise synonym mit der Vorgängertechnik Buffered Module („gepuffertes Modul“) verwendet, da beide ähnliche Ziele verfolgen.
Ich verstehe ehrlich gesagt das Problem nicht - ich hab als consumer ECC noch nie vermisst und das man irgendwie noch Vorteile für business Kunden mit Xeon-CPU haben möchte um die Serien zu differenzieren sollte ja wohl auf der Hand liegen?
Wer Funktion x haben will muss dann eben entscheiden ob er in der Consumer Sparte mit den Core-i bleibt oder in die business Sparte mit nem Xeon greift die dann eben auch paar Euro teurer sind.
Wer Funktion x haben will muss dann eben entscheiden ob er in der Consumer Sparte mit den Core-i bleibt oder in die business Sparte mit nem Xeon greift die dann eben auch paar Euro teurer sind.
Mo3Jo3
Experte
Sehe ich auch so, zumal es ja noch die kleinen Xeon E3 (mittlerweile nur E?)auf Core Basis gibt. Die sind auch für Privat bezahlbar.
Phantomias88
Banned
Das kann sein, so weit bin ich nicht zurück gegangen in die Vergangenheit.
Wichtig ist nur, das die Ryzen unbuffered ECC nutzen und damit kaum Nachteile bei der RAM Latenz haben.
Bei den Threadripper wird es sogar offiziell Unterstützt.
Seven Eleven
Profi
Bei ECC Registrered RAM hat man Latenzen von CL 7 bis 9 bei DDR3-1333 zum Beispiel. Sind also recht niedrig.Das kann sein, so weit bin ich nicht zurück gegangen in die Vergangenheit.
Wichtig ist nur, das die Ryzen unbuffered ECC nutzen und damit kaum Nachteile bei der RAM Latenz haben.
Bei den Threadripper wird es sogar offiziell Unterstützt.
Wie das bei FB-Dimms aussieht weiß ich nicht.
Phantomias88
Banned
Das ist die Zeit die die Speicherzellen benötigen, das ist nicht die Latenz die der IMC braucht bis er die Daten fertig gelesen und geschrieben hat.
CL9 DDR3-1333 = 13,50ns
CL22 DDR4-3200 = 13,75ns
Es macht den Eindruck CL22 wäre langsamer von der Latenz, ist es auch, allerdings nur 0,25ns und dabei mehr Bandbreite.
Seven Eleven
Profi
Interessanter Bericht über Arbeitsspeicher, leider sehr alt :
Phantomias88
Banned
Die nutzen aber nur Single-Bit ECC, das ist ja was Linus beanstanded:
AMD did it (Multi-Bit), Intel not! (Single-Bit)
ECC working? Single/multi bit? Testing ECC RAM?
Hi! I'm building my second FreeNAS server. (Aiming at a low power NAS that can run 24/7/365 without I feel it's using too much electricity. My old NAS uses >100 W in idle.) Relevant to this thread is: Motherboard: Supermicro X11SSM-F CPU: Intel Pentium G4560 RAM: 1 x Samsung M391A2K43BB1-CRC...
www.truenas.com
Mo3Jo3
Experte
@Phantomias88
Und wie oft treten Multibitfehler auf?
Habe diesbezüglich nur Artikel über RAM im Serversegment gelesen und sogar da sind die extrem selten, bei vielen tausend Terrabyte verarbeiteten Daten......
Und wie oft treten Multibitfehler auf?
Habe diesbezüglich nur Artikel über RAM im Serversegment gelesen und sogar da sind die extrem selten, bei vielen tausend Terrabyte verarbeiteten Daten......