Ich versteh bis heute nicht wieso es Slot 1 & A gab. Ne CPU auf nen extra PCB geklatscht, damit es innen Slot 1/A passt....
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Das hat man gemacht da der Cache nemmer auf den DIE gepasst hat, der wurde beim PII (Klamath, Deshutes) und dem ersten PIII (Katmai) neben dem Core angeordnet als Chips - die hatten immer 512kB die mit halber CPU Geschwindigkeit liefen (üble OC Bremse). Erst der Coppermine hatte dann on-DIE cache und das war dann der Grund die Slot-Bauweise schnellstmöglich abzuschaffen.
Dat selbe bei AMD ...
Das ist nicht ganz Alles ... "da der Cache nemmer auf die DIE gepasst hat" ist auch falsch - eher "noch nicht auf die DIE gepasst" wäre korrekt.
Der L2 (Data) Cache war bis zu den Pentium 1 MMX Prozessoren und AMD K6-3 (also alle Sockel 7 bzw. Super Sockel 7 Systemen) auf dem Mainboard. Entweder fest verlötet, (bei frühen Pentiums, 486er, 386er usw. auch oft) in Form von gesteckten Chips oder wie bei späteren Pentium Boards auch oft als COAST-Modul (Cache On A STick - Steck Platine) möglich. Die Menge reichte von 0 kB (
) bis zu 2MB wenn ich nicht irre.
Der AMD K6-3 war ne Ausnahme da er seiner Zeit weit vorraus war und den 2nd Level Cache sogar schon in der DIE hatte !
Somit wurde der Cache am Mainboard zum 3rd Level Data Cache
Um den Cache schneller und günstiger anzubinden wurde er neben die CPU gepackt und um die Leitungswege zu verkürzen / Steckkontakte zu vermeiden wurde er direkt auf eine Platine mit der CPU verlötet. Die frühen Cache Chips waren jedoch nicht so schnell wie die CPUs - deshalb wurden sie bei den PII und den ersten PIII CPUs sowie bei den ersten Athlon CPUs mit halben CPU Takt betrieben. Später bei den Athlons sogar mit 1/3 CPU Takt.
Eine Ausnahme waren hier die ersten Celerons (die allerersten Covington Chips hatten sogar GAR KEINEN 2nd Level Cache und waren sau-lahm) hatten jedoch den L2 Cache mit VOLLEM CPU TAKT angebunden. Das waren die Mendocino Celerons.
Ein sehr bekannter dürfte hier wohl der Celeron 300A sein - der sich zu 99% mit einer FSB Erhöhung von 66 auf 100MHz so mit 450MHz betreiben ließ und der 128kB "kleine" 2nd Level Cache dann mit heißen 450MHz betrieben wurde und so oft den weit teureren PII 400MHz mit 512kB 2nd Level Cache (200MHz) hinter sich ließ.
Erst als man den 2nd Level Cache in den Kern (die DIE) verfrachtete hatte man keine Platzprobleme mehr und konnte wieder gesockelte CPUs bauen.