Hotchips 34: Intel nennt Details zur Fertigung von Meteor Lake

[HWL News Bot]

Vor der eigentlichen Präsentation auf der Hotchips 34 hat Intel bereits eine Vorschau auf eben diese gegeben und dabei einige Details zur Fertigung von Meteor Lake verraten, die bisher noch nicht bekannt waren. Mit Meteor Lake wechselt Intel für den Desktop- und Mobile-Bereich auf eine deintegrierte Struktur – sprich es kommt kein einzelner Chip mehr zum Einsatz, sondern mehrere Chiplets.
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[Holt]

Wenn man sieht wie groß das SOC auf dem Bild ist, frage ich mich umso mehr, was dies denn nun genau sein soll. Es ist ja mindestens so groß wie das Tile mit den CPU Kernen und deutlich größer als das GPU Tile.

 

[Oberst]

Wenn man sieht wie groß das SOC auf dem Bild ist, frage ich mich umso mehr, was dies denn nun genau sein soll.

Ich würde mal auf Mem Controller und L3 Cache tippen. Vielleicht noch andere Sachen, aber die beiden dürften wohl mit drin sein.

 

[Holt]

So groß sind die RAM Controller nicht und es gibt ja noch das I/O Tile, da würde ich den eher vermuten, zusammen mit dem PCIe Host Controller.

 

[Bitmaschine]

Ich tippe auf erweiterten Cache für CPU und GPU und Schnittstelle für CPU-GPU Tile (Die 2 Die). Intel hat auch eine neue Generation tGPU angekündigt. Vielleicht dient dies, unter anderen Funktionen, für einen größeren verfügbaren, eine Art dezidierten Speicher/Cache, zumal wohl die CUs, geplant verdoppelt wurden (192 CU, Quelle: Notebookcheck)?

 

[Holt]

Schnittstelle für CPU-GPU Tile

Für die Verbindung wird ja EMIB verwendet, die Verbindungen sind also von unten über einen Die der teilweise unter den beiden Dies liegt, die jeweils darüber verbunden werden. L3 Cache natürlich sein, dann hätte Intel eine einfache Möglichkeit mehr oder weniger Cache für die unterschiedlichen Modelle zu verbauen, ohne totes Silizium bei den Modellen mit weniger Cache zu haben. Wie man anhand des 5800X3D sieht, bringt viel L3 Cache bei Games ja eine Menge und schon bei Broadwell haben wir ja gesehen, wie sehr auch eine iGPU von mehr Cache profitiert.

 

[nebulus1]

Hoffentlich kommt bald mal ein fpga zur CPU dazu im Mainstream... Dann könnte man LAN/SOUND/USB Hardware genau so einfach wie Treiber updaten...

 

[Holt]

Dann könnte man LAN/SOUND/USB Hardware genau so einfach wie Treiber updaten...

wenn man nicht dafür einen anderen PHY braucht.

 

[Bitmaschine]

L3 Cache natürlich sein, dann hätte Intel eine einfache Möglichkeit mehr oder weniger Cache für die unterschiedlichen Modelle zu verbauen, ohne totes Silizium bei den Modellen mit weniger Cache zu haben. Wie man anhand des 5800X3D sieht, bringt viel L3 Cache bei Games ja eine Menge und schon bei Broadwell haben wir ja gesehen, wie sehr auch eine iGPU von mehr Cache profitiert.

Das denke ich auch. Je länger ich die Soc-Einheit anschaue, umso wahrscheinlicher ist es, bzw. glaube ich, dass die iGPU und CPU in die Einheitsanzahl und Länge variieren kann und bei der SoC die Cachegröße und Funktion so festgelegt wurde (oben/unten). Es sieht schon sehr verdächtig nach Cache-Einheiten aus, die eine schnellere Anbindung und größere Pre-Fetches ermöglichen. Vielleicht ist der Daten-Bus entsprechend breiter für Grafik/CPU-Tile ausgelegt/angebunden? Könnte ich mir gut vorstellen, um den Geschwindigkeitsverlust durch EMIB auszugleichen.

 

[Goldeneye007]

Ist es eigentlich relativ leicht bei einer CPU den L3 Cache zu erhöhen? Weil wenn das bei AMD so gut geklappt hat, was sollte denn Intel davon abhalten es nachzumachen?

 

[Botcruscher]

Es kostet eben.

Mir ist eher rätselhaft wie Intel bei grob 2\3 TSMC in Zukunft seine Werke auslasten will.

N6 für den IO und SoC ist auch interessant. Der IO sollte von allen Chipbereichen am wenigsten skalieren. Auch der SOC wäre als Cache Verschwendung von Waferkapazitaet die TSMC nur begrenzt hat. Auch AMD hat für den IO billige Resteverwertung genutzt.

 

[DTX xxx]

Ist es eigentlich relativ leicht bei einer CPU den L3 Cache zu erhöhen?

Ich benutze jetzt sicherlich Worte die den technischen Gegebenheiten nicht gerecht werden.
Soweit ich das verstanden habe, waren die Chiplets so gestaltet, dass praktisch Kontakte vorhanden sind, an denen man den zusätzlichen L3 Cache einfach aufsetzen kann und somit auch nicht sich irgendwelche Maße geändert haben.

 

[FirstAid]

Ist es eigentlich relativ leicht bei einer CPU den L3 Cache zu erhöhen? Weil wenn das bei AMD so gut geklappt hat, was sollte denn Intel davon abhalten es nachzumachen?

Man muss erstmal die dazugehörige Technologie entwickeln, nicht ohne Grund hat AMD ein Patent auf dem aufgeklebten (Super) L3 Cache!☠️

Beitrag automatisch zusammengeführt: 23.08.2022

Zudem ist die Chiplet-Technologie für INTEL Neuland, da will man sicherlich auf normal sichergehen, bevor man sich wieder verhobelt.💀

 

[Holt]

Ist es eigentlich relativ leicht bei einer CPU den L3 Cache zu erhöhen?

Man braucht im Prinzip nur mehr Diefläche, oder stapelt die Dies halt. Beides kostet Geld und erzeugt auch eine zusätzliche Leistungsaufnahme.

Weil wenn das bei AMD so gut geklappt hat, was sollte denn Intel davon abhalten es nachzumachen?

Ob das so gut geklappt hat, wenn dies die einzige RYZEN CPU ist die man nicht übertakten kann? Die Gamingperformance ist trotzdem gut, aber es zeigt das die Implementierung irgendwo noch mit Limitierungen zu kämpfen hat.

 

[Nimrais]

Zudem ist die Chiplet-Technologie für INTEL Neuland,

Nicht so richtig. Core2Quad und die ersten IGPUs von Intel waren auch Chipletdesigns.
Natürlich gabs da jetzt ein paar Jahre nix und mit dem Siliziuminterposer ist es auch was anderes (auch als die AMD Lösung)

 

[Bitmaschine]

Weil wenn das bei AMD so gut geklappt hat, was sollte denn Intel davon abhalten es nachzumachen?

Ich könnte mir auch vorstellen, dass AMD auf diese Lösung für mehr L3 Cache ein Patent hat, was wiederum zusätzliche Kosten für Intel bedeuten würde. Oder Intel müsste den Chip in Teilen neu designen, was evtl. eine deutliche Verzögerung für den Release bedeutet hätte. Auf jeden Fall ist Intel wieder auf den Geschmack für Chiplets gekommen. Was, wie ich finde, ein hohes Potenzial hat, weil es Möglichkeiten für spezielle Anwendungen und Erweiterungen (Module) bietet.

 

[Holt]

Ich könnte mir auch vorstellen, dass AMD auf diese Lösung für mehr L3 Cache ein Patent hat, was wiederum zusätzliche Kosten für Intel bedeuten würde.

Nur das AMD und Intel ein Patentaustauschabkommen haben und außerdem ist das Stacking von Dies bei NAND Flash schon lange Standard und ob es patentwürdig wäre dies für SRAM auf SRAM anzuwenden?

Auf jeden Fall ist Intel wieder auf den Geschmack für Chiplets gekommen.

Da werden nach und nach alle drauf kommen müssen, dann die Kosten für die Designs explodieren je kleiner die Strukturen werden. Deshalb hat AMD dies ja auch schon mit Zen so gemacht, denn damals waren sie knapp bei Kasse und musste eine günstige Lösung finden um sowohl Desktop als auch Server CPUs bauen zu können, gerade bei letzteren waren sie ja vorher schon gar nicht mehr richtig am Markt vertreten und da dauert es auch länger Marktanteile zu gewinnen, so dass sich ein eigenes Design für einen großes Die für Zen dort nie gerechnet hätte.

 

[mcmurphy100]

Wird es ab Meteor Lake einen neuen Sockel geben?
Ich bin mir noch nicht sicher wann ich wieder aufrüsten soll.

 

[FirstAid]

Nicht so richtig. Core2Quad und die ersten IGPUs von Intel waren auch Chipletdesigns.
Natürlich gabs da jetzt ein paar Jahre nix und mit dem Siliziuminterposer ist es auch was anderes (auch als die AMD Lösung)

Das war kein Chiplet-Design, sondern einfach zwei Core2Duo-Dies auf einer Platine.
Das ist technisch schon noch was anderes als Chiplets wie bei AMD⚠️

.(\__/)
(=`.`=)

Beitrag automatisch zusammengeführt: 24.08.2022

Hier noch mal eine Erklärung, was ein Chiplet-Design ist❌

Was ist ein Chiplet? - Begriff erklärt

CPUs werden gern als Hirn eines Computers bezeichnet, wobei diese aus mehreren Chiplets bestehen. Worum handelt es sich hierbei?

www.pcwelt.de

 

[MeisterOek]

Wird es ab Meteor Lake einen neuen Sockel geben?

Klar.

 

[Botcruscher]

Der SOC ist noch immer gigantisch. In Alderlake ist der Bereich der gesamten GPU etwa 1,5 mal die Fläche der 8 E Kerne samt Cache und Anbindung.

 

[Bitmaschine]

Danke für das Update. Das beantwortet doch einige offene Fragen, gerade in Bezug auf das SoC-Tile. Dass das I/O-Extender-Tile extra konzipiert ist, das überrascht mich schon, macht aber schon Sinn. Das Konzept finde ich super, weil es, wie schon geschrieben, Variationen der Zusammenstellung ermöglicht. Allerdings habe ich die Befürchtung, dass es zig unterschiedliche Varianten auf den Markt kommen werden, genau schauen muss, was die jeweiligen Einheiten leisten und wie der Ausbau der jeweiligen Tiles gestaltet ist (SoC, Graphics, Compute). Für einen Laien sicher nicht einfach. Wenn ich es richtig interpretiere, dann wird der Unterbau für die Tiles eine festgelegte, unveränderliche Größe haben?

 

[Goldeneye007]

Für einen Laien sicher nicht einfach.

Da hat jede CPU dann einen extra Buchstaben am Ende, oder?
Gibt dann den K, den F, einen J, einen Z usw usw.

 

[Bitmaschine]

Da hat jede CPU dann einen extra Buchstaben am Ende, oder?
Gibt dann den K, den F, einen J, einen Z usw usw.

Könnte ich mir gut vorstellen. Und mit kryptischen Zahlen davor (z.B. 13488UXe12). Ich sehe schon die endlose Tabelle, obwohl ich schon denke, dass es nicht sooo viele Varianten geben wird. Man wird sehen

 

[Nimrais]

Das ist technisch schon noch was anderes als Chiplets wie bei AMD

Intel hat noch nie etwas genau gleich wie AMD gemacht? Nein?
Für die Fertigung und Synchronisierung spielt es wohl keine grosse Rolle ob man zwei ganze CPUs oder nur einen Teil davon doppelt hat. Im Gegenteil. Bei AMD ist der Cache vollumfänglich bei den Kernen, bei Intel hier scheint ein Teil des Caches ausgelagert zu sein wie schon bei Broadwell der L4 (?). Ich wage also weiterhin zu Behaupten, dass sich Intel hier nicht wirklich auf Neuland wagt. Ob es am Ende gut funktionieren wird? Werden wir sehen

 

[Oberst]

So groß sind die RAM Controller nicht und es gibt ja noch das I/O Tile, da würde ich den eher vermuten, zusammen mit dem PCIe Host Controller.

Also im Update teilt Intel höchst selbst den "SRAM" (L3) und "MEMORY Control." dem SOC zu. Dazu dann noch die Media Engine/Imaging, die Display Ausgänge, die Busse zum Verbinden des Ganzen und Low Power IP und IO (vermutlich I2C und SPI und die USB PHYs). Der größte Teil wird da aber wohl der L3 sein. Vielleicht bietet Intel da ja auch eine Abstufung an (CPUs mit mehr L3 oder weniger, je nach Kundenwunsch). Jedenfalls hat Intel hier durch die feinere Aufteilung in mehr Tiles/Chiplets vermutlich sogar einen Vorteil, weil man damit die einzelnen Tiles stärker differenzieren kann. Evtl. kostet das Effizienz (mehr IO zwischen den Tiles), aber interessanter Ansatz.

 

[MehlstaubtheCat]

Ist es eigentlich relativ leicht bei einer CPU den L3 Cache zu erhöhen? Weil wenn das bei AMD so gut geklappt hat, was sollte denn Intel davon abhalten es nachzumachen?

Lizenzkosten für das Patent?

 

[Holt]

gerade in Bezug auf das SoC-Tile. Dass das I/O-Extender-Tile extra konzipiert ist, das überrascht mich schon, macht aber schon Sinn.

Also ich würde mal vermuten, dass Intel (außer bei den kleinen U Modellen) auch weiterhin externe Chipsätze verwenden wird, zumindest habe ich noch nichts Gegenteiliges gehört. Aber vielleicht ist das Bild ja von so einer mobilen U CPU mit integriertem Chipsatz. Allerdings wundert mich wieso ein Chipsatz in N6 Fertigung dann so groß (der scheint ja größer als das 6+8 CPU Tile zu sein) ist und das man einen Chipsatz überhaupt in so einem modernen und damit teuren Prozess fertigen lässt. Dann gibt es ja noch das I/O Tile, da dürften der RAM und PCIe Host Controller drin stecken, dies würde von der Größe her auch passen.

Die wahrscheinlichste Erklärung dürfte also sein, dass dies wirklich für eine U Serie CPU (bzw. genaugenommen SoC) ist und die Desktopmodelle dann keinen SoC bekommen, dafür aber eben ggf. eine weit größere CPU Tile bei den Modellen mit mehr Kernen.

Lizenzkosten für das Patent?

AMD und Intel haben ein Lizenzaustauschabkommen und außerdem kann man sich wohl kaum die Größe des Caches patentieren lassen, sondern allenfalls die Technologie wie AMD diesen auf das Die gebracht hat, nur gehört diese Technologie nicht AMD sondern wohl TSMC und wird außerdem bei anderen Dies wie z.B. NAND Dies schon viel länger eingesetzt.

 

[Bitmaschine]

Die wahrscheinlichste Erklärung dürfte also sein, dass dies wirklich für eine U Serie CPU (bzw. genaugenommen SoC) ist und die Desktopmodelle dann keinen SoC bekommen, dafür aber eben ggf. eine weit größere CPU Tile bei den Modellen mit mehr Kernen.

Das vermute ich auch, dass das gezeigte für den mobilen Bereich gedacht ist, weil Intel da doch recht stark präsent ist. Anscheinend erfährt der Desktopbereich wieder einen gewissen Einbruch (liegt es an die Grafikkartenpreise? ) . Ein anderer Hinweis ist der Ausbau für die Tiles in die Länge, was vielleicht bessere Kühllösungen ermöglicht (bessere Wärmeverteilung, flachere Laptops).

Allerdings wundert mich wieso ein Chipsatz in N6 Fertigung dann so groß (der scheint ja größer als das 6+8 CPU Tile zu sein) ist und das man einen Chipsatz überhaupt in so einem modernen und damit teuren Prozess fertigen lässt.

Es muss wohl eine spezielle Aufgabe erfüllen, gerade bzgl. Media und Grafik. Bei AMD ist dieser I/O Bereich auch deutlich größer, im Verhältnis zu den CPU - Chiplets. Das wird sicher seine Gründe haben, was sich mir auch noch nicht richtig klar ist. Ich denke, die Caches nehmen den meisten Platz ein und es gibt laut dem Update, Variationsmöglichkeiten in der Größe. Vielleicht sind es weniger Lagen in der Y-Richtung, vielleicht kann ein thermisches Problem umgangen werden. Aber das ist jetzt sehr spekulativ.

 

[Holt]

weil Intel da doch recht stark präsent ist.

Wohl vor allem, weil mit Intel 4 ein neuer Fertigungsprozess verwendet wird und Intel bringt dann normalerweise zuerst die mobilen CPUs, vor allem denen mit geringer TDP. Einmal weil da die bessere Effizienz die die neue Fertigung meist mit sich bringt, besonders wertvoll ist und zum anderen, weil die maximalen Taktraten am Anfang meist nicht so hoch sind wie nachdem mehr Erfahrungen mit dem Prozess gesammelt werden konnten, was bei diesen CPUs weniger ins Gewicht fällt als bei den Desktopmodellen.