AMD muss die Latenz, angezeigt durch obiges Schaubild, reduzieren.
Genau da liegt der Hase im Pfeffer, aber das ist eben der Preis des Konzeptes mit den CCX, die erlauben dafür sehr einfach mehr Kerne zu realisieren.
Die Cores wie ein Multi CPU Sockel System zu behandeln würde Vorteile wie auch Nachteile bedeuten.
Klar, das hatte ich ja geschrieben, denn dann würde man zwar die Wechsel der Threads zwischen den CCX vermeiden, aber gerade viele bei Heimanwendern eingesetzte SW würde nur einen CCX nutzen, die anderen 8 Kerne wären dann nur mit einem zweiten Programm sinnvoll zu nutzen, welches eben parallel läuft. Das kommt bei Heimanwendern aber eher selten vor, daher hat AMD darauf wohl auch verzichtet und deklariert alle Keine als zu einem Node gehörend.
DDR4 4000+ könnte die Kommunikation deutlich beschleunigen.
Aber eben weil der Takt der Fabric am RAM Takt hängt, da hätte man die Teiler der Taktraten unabhängig voneinander gestalten müssen um für die Fabric immer einen hohen Takt realisieren zu können. Man kann nur raten wieso dies nicht gemacht wurde, aber ich denke wird hier man beim ersten Update der Architektur dann auch Änderungen sehen, zumal DDR4 4000 ja wohl schon gar nicht möglich ist und RYZEN generell nur geringe RAM Takte erlaubt, zumal wenn man mehr RAM verbaut und daher Dual-Rank RAM nimmt (Single Rank gibt es nur bis 8GB pro Riegel) oder gar beide RAM Slots nutzt.
Mittlerweile kann ich meinen Ram mit DDR3 3200 betreiben und kann somit das Problem ein wenig abfedern.
Die Gamingleistung geht mit schnellem Ram deutlich nach oben.
Weit mehr als bei Intel CPUs und bei einer CPU mit L3 Cache zu erwarten wäre, hier dürfte klar der Vorteil durch den damit auch höheren Takt der Fabric kommen.
Also erstmal ist die prozentuale Auslastung egal, Grafikkarten und Prozessoren haben da bei idealer Nutzung der Cores im optimalen Fall immer 99%.
Das beide nahe bei 100% liegen ist unwahrscheinlich, dann hätte man die CPU und GPU Performance perfekt ausbalanziert, aber in der Realität wird eher einer immer nahe 100% sein und der andere deutlich darunter, da eben immer entweder die CPU oder die GPU die fps limitert.
Im Zweiten Video ist auch kein Battefield1, ich denke was in deiner Signatur steht, stimmt nicht.
Fanboygebrabbel erster Güte.
Deshalb ignoriert man solche Leute auch, denn von denen kommen nur Fake News und "alternative Fakten", Sachlichkeit oder gar Wissen zu erwarten wäre Fehl am Platz. So z.B. als Kommentar zum
i7-3930K (Einführungsdatum: Q4'11) von blubb0r87:
Aber bitte nicht mit AVX512, weil da ist Ryzen langsamer, und da war schon von vorn herein klar.
Dabei reicht ein Blick auf wikipedia:
Der alte i7-3930K hat nicht mal AVX2 welche RYZEN immerhin hat, geschweigen denn AVX-512, welches RYZEN gar nicht unterstützt, da also nicht nur langsamer ist, sondern es nicht bietet! Aber da kaum jemand einen passenden "Knights Corner" Xeon Phi oder gar den noch gar nicht käuflichen (google und andere große Jungs haben den schon) Syklake Xeon E5/E7 Zuhause haben dürfte, war der Kommentar nur sinnfrei und unpassend.
Mal schauen was da kommt. Wenn AMD Geld verdienen will, müssen sie mindestens zwei Sockel unterstützen.
Zwei Sockel waren schon länger klar, den AM4 für den Heimanwender und den große SR3 für die Napels Server CPUs mit bis zu 32 Kernen. Es war aber auch klar, dass dazwischen eine große Lücke klafft die ebenfalls früher oder später gefüllt werden dürfte und wohl eher früher als später auch gefüllt werden wird.
Man wird aber schauen müssen, was AMD wirklich liefern wird. Wenn das nur zusammengesetzte Ryzen Dice sind, dann relativiert sich das ganze doch sehr stark.
Alle Gerüchte deuten stark in diese Richtung, zumal ja wohl selbst die Napels 32 Kerner einfach nur aus 4 Dies der 8 Kern RYZEN CPUs bestehen werden, da wird man dann keinen nativen 16 Kern Die extra für den mittleren Sockel entwickeln, zumal AMD Resourcen sowieso beschränkt sind und es ja offensichtlich gleich in Konzept des Dies eingebaut wurde, diesen auch mit anderen zu verbinden und dann als MCM zu vermarkten. Die Kostenvorteile sind halt gewaltig, wenn man mit einem Die vom 4 Kerner bis zur 32 Kern CPU alles realisieren kann, während bei Intel alleine 3 verschiedene Dies für den S.2011-3 entwickelt, getestet und gefertigt werden müssen, aber während bei AMD bis zu 300 Leute dafür im Einsatz waren, dürften bei Intel ähnlich viele nur für einen neuen Netzwerkchip beschäftigt werden.
es macht definitiv einen Unterschied, ob die CPU 2xDual Channel oder ein natives Quad Channel Interface hat. Das fällt nicht so sehr im Desktop Betrieb auf, aber wenn man anfängt die Kisten als Server zu quälen wird das zu einem Problem.
Im Desktop ist es klar, da kommt es meist darauf an, dass eine Anwendung schnell läuft, im Server hängt es sehr von der jeweiligen Anwendung ab, die muss für AMDs RYZEN CPUs eben NUMA aware sein, nur weil die CCX als mehrere NUMA Nodes konfiguriert werden, vermutlich werden dies nicht einmal die beiden Dies des 16 Kernes sein, sondern weil eben typsicherweise SW die NUMA aware ist die einzelnen Kerne mit Aufgaben auslastet wo diese weitgehend unabhängig voneinander an einem Teil der Daten arbeiten und wenig Kommunikation unter ihnen erforderlich ist. Eben genau was die Schokoladenseite von RYZEN ist.
Und das Programmieren macht es auch nicht leichter.
Es hängt von der Natur der Aufgabe ab, ob es leicht, schwer oder gar unsinnig ist. Wenn die Aufgabe erfordert das die Kerne ständig interagieren müssen, dann kann ich bei NUMA nur die Kerne eines Nodes nutzen, sonst bremsen die zusätzlichen Kerne des/der anderen Nodes die Ausführung nur aus. Man kann nicht jede Aufgabe so zerlegen, das man auf den Kernen jedes NUMA Nodes sinnvoll Berechnungen anstellen kann, denn sinnvoll ist das nur, wenn es auch so viel unabhängig von anderen Dingen zu berechnen gibt, dass dies den Zeitverlust der Kommunikation zwischen den Nodes auch überkompensiert.
Da könnte man bei RYZEN vielleicht feintunen, wenn die CCX als eigene NUMA Nodes deklariert wären, weil die Nodes untereinander schneller angebunden sind und wohl selbst die CCX unterschiedlicher Dies der MCM CPUs dann noch weniger Latenz als die CPUs echter Multi-CPU Sockel Systeme haben dürften, aber dafür müsste man dann erstmal wissen, welcher Kern nun zu welchem CCX gehört, aber die werden ja eben nicht als zu unterschiedlichen NUMA Node gehören deklariert, der Entwickler müsste dies aufgrund der CPU Bezeichnung wissen. Bei kommerzieller SW wird das daher wohl keiner machen, den Aufwand sowas zu Pflegen bindet sich doch keiner wegen der paar Systeme ans Bein.
Die Opteron 6100 hatten immer ein Problem mit dem IO gehabt. Die Opteron 6200 waren etwas fixer, aber die Xeon 5600 haben sie immer beim IO klar auf die Plätze verwiesen, und das ganze mit Offloading und RDMA fähigen Infinibandkarten.
Damals war ja meine ich die PCIe Lanes noch nicht direkt in der CPU sondern wie bei AM3 noch in der Northbridge. Aber ja, die MCM CPUs auf Basis von RYZEN wie Napels werden natürlich bei der PCIe Performance immer dann unter der Latenz der Anbindung leiden, wenn die SW auf einem Kern eines Dies läuft, aber die HW an PCIe von einem anderen Die hängt. Selbst Intel S.2011-3 CPUs haben bei schnellen PCIe SSDs bei 4k QD1 Nachteile gegenüber den kleinen S. 1151 4 Kernern, denn da muss alles über die Doppelringe und auch wenn die Bandbreite von denen sehr hoch ist, die Latenz ist größer und vor allem auch nicht einmal für alle Kerne gleich.
Es ist eben ein Nachteil vieler Kerne in einer CPU, die Kommunikation unter ihnen wird halt sehr komplex und aufwendig, so aufwendig, dass man eben einfachere Lösungen als die direkte Anbindung jedes Kerns an jeden anderen finden muss um den Aufwand und damit auch die Leistungsaufnahme im Griff zu behalten und damit entstehen Latenzen und ggf. auch Flaschenhälse. Intel soll ja bei den großen Skylake Xeons die Doppelrings durch etwas neueres, besseres ersetzt haben, bin mal gespannt was das ist und wie sich das verhält, aber auch bei Intel gab es schon Überlegungen die großen Vielkern CPUs künftig als MCM auch mehreren kleinen Dies statt aus einen sehr teuer zu fertigendem großen Die zu bauen. Nachdem AMD bei den IPC zumindest mal aufgeholt hat, dürfte man bei Intel nun aber darauf bedacht sein den Vorteil den man hat sobald viel Kommunikation zwischen den Kernen nötig ist, nicht aus der Hand zu geben und AMD dürfte alles daran geben auch in der Hinsicht zu Intel aufzuschließen. Wie weit dies gelingt und wie weit es das Konzept überhaupt erlauben wird, müssen wir abwarten, aber im Moment ist die Sache jedenfalls eindeutig so, dass man entsprechend der Nutzung eben abwägen muss, welche CPU besser passt.
AM44 (2P)
