Ja, es ist immer sehr ärgerlich, wenn Transfers und Takt durcheinandergewürfelt werden.
Jetzt aber die Frage an die Eingeweihten, wie funktioniert die Datenübertragung auf dem Datenbus bei GDDR6 wirklich?
Auf dem Bus laufen 2 Takte, deren Phase gegeneinander verschoben ist, jeder ist double-pumped, macht zusammen quad-pumped.
Ich vermute, das Höhertakten auf dem quad-pumped Datenbus führt zu starken Problemen mit der Bit-Erkennung, so daß man auf normales DDR zurückgeht und per PAM4 dann jeweils ein Bit-Paar überträgt. Durch das geringere Übersprechen kann nun der Bus höher getaktet werden.
Genaueres läßt sich aber nicht finden, die Beschreibungen sind alle grottig....