HWL News Bot
News
Thread Starter
- Mitglied seit
- 06.03.2017
- Beiträge
- 113.954
... weiterlesen
Follow along with the video below to see how to install our site as a web app on your home screen.
Anmerkung: this_feature_currently_requires_accessing_site_using_safari
Dann weiß man genau, welcher Riegel defekt ist! Es sind ja nicht immer beide RAM-Riegel defekt!🍀Was bringt es denn den genauen Chip herausfinden zu können? Man kann dann nicht einfach mal einen Chip wechseln?!
Ah jo ok, das ist logisch, danke.Dann weiß man genau, welcher Riegel defekt ist! Es sind ja nicht immer beide RAM-Riegel defekt!🍀
Davon ist auszugehen.Werden auch Fehler durch OC erkannt?
Man kann mit DDR3 und DDR4 ebenso einzelne Speicherchips sperren.
Wieso soll? Alle DDR5 RAM Module haben ECC! Es gibt keine ohne ECC.Einziger Haken ist, dass dies eben erst mit DDR5-Modulen funktionieren soll.
Memtest habe ich auch ein paar mal benutzt. Nie hat es die defekten Module erkannt, dafür aber sehr viel Zeit gekostet.
Wieso soll? Alle DDR5 RAM Module haben ECC! Es gibt keine ohne ECC.
Dank ECC erkennt das Betriebssystem, ob ein RAM Riegel defekt ist. In jedem 0815 Server Board Bios wird einem dann sogar angezeigt in welchem Slot der defekte RAM Riegel steckt... Also wirklich kein Zauber der hier wieder mal in Frage gestellt wird.
On-die ECC is completely invisible to the system. Its implementation, encoding/decoding algorithms, and metadata are all fully contained within the DRAM device and provide no feedback about error detection and/or correction to the rest of the system
Was leider nicht korrekt ist, weder der IMC noch das OS bekommt vom On-Die ECC das alle DDR5 ICs besitzen etwas mit.
Für eine Fehlerkennung und Korrektur wie sie schon bei vorherigen Speichergenerationen möglich ist sind weiterhin zusätzliche Bits erforderlich. Lässt sich sogar bei Passmark nachlesen
On-Die Error Correction Code (ECC)
RAS improvements like on-die ECC reduce the system error correction burden by performing correction during READ
commands prior to outputting the data from the DDR5 device. DDR5 SDRAM ECC is implemented as single error
correction (SEC), pairing 128 data bits with 8 parity bits to form a 136-bit codeword that is stored in the DRAM during a
WRITE command. During subsequent READ commands to that address, a syndrome will be calculated based on the 136
bits, correcting any single-bit errors that may occur.
ECS erkennt Bitfehler und korrigiert diese beim Lesen....An additional feature of the DDR5 SDRAM ECC is the error check and scrub (ECS) function. The ECS function is a read
of internal data and the writing back of corrected data if an error occurred.
Und da steht es, DDR5 reported selbstverständlich an das OS.ECS can be used as a manual function initiated
by a Multi-Purpose Command (MPC), or the DDR5 SDRAM can run the ECS in automatic mode, where the DRAM
schedules and performs the ECS commands as needed to complete a full scrub of the data bits in the array within the
recommended 24-hour period. At the completion of a full-array scrub, the DDR5 reports the number of errors that were
corrected during the scrub (once the error count exceeds a minimum fail threshold) and reports the row with the highest
number of errors, which is also subject to a minimum threshold.
Es können nur ein Bit Fehler erkannt und korrigiert werden. Sind zwei Bit defekt (in einem Block), ist das RAM verloren.On-Die ECC korrigiert z.B. single Bit Fehler die während eines Row Refresh auftreten selbstätig, on chip.
Hat nicht JEDES DDR5 RAM , ECC? Zumindest sagen das alle Datenblätter.ECC Check Bits Input/Output ist auch laut Micron nur auf DDR5 DIMMs mit ECC nutzbar.
Ahh, nun wird es klarer...Da kannst ja mal versuchen DDR5 EUDIMMs zu erwerben, könnte zumindest aktuell bisserl schwierig werden.