[Sammelthread] Ryzen RAM OC + mögliche Limitierungen

[Tatilica]

Please apply that, and see if you can lower RRDL to 6
Soo SCL's to 3 & then step by step lower tRDWR by 1.
Like 9, 8 and if everything is perfect 7 will also work.
Don't touch tRDWR till you are fully stable with above. 9 will work tho

You lose perf on slow WTRS
Go for RAS 30 and decrease slowly WTRS.

Hi @Veii got update here, C14 has invited to mem party, checked again your input values, didn't touch RDWR=10 & RAS=29, but just decreased slowly WTRS=6 & your magic formula applied RRDL-1=SCL's -1=RDWR-1, shown stable C14 first time for me GearOFF with BCLK, thx man you are great🙏

 

[Veii]

Hi @Veii got update here, C14 has invited to mem party, checked again your input values, didn't touch RDWR=10 & RAS=29, but just decreased slowly WTRS=6 & your magic formula applied RRDL-1=SCL's -1=RDWR-1, shown stable C14 first time for me GearOFF with BCLK, thx man you are great🙏

You're soo polite, thank you !
How come you remain on RCD 16 ?

RDRD SD 5, DD 4
WRWR SD 7, DD 6

Please supply those, they are actually correct. I think this time math adds up.
4-6 is a bit low.
Once you hit the right delays there, you can see a potential bandwidth bump.
Due to things ending at the right time, instead of too early.
^ every timing remains loaded and supplied, even if not needed. Its inserted duration. SD, DD, SC, SC_L are all (mathematical) offset timings for synchronization.

Wouldnt bring much in reality as its just "potential" random bandwidth, but nevertheless a sign that values are on point.
For further RCD lowering trouble, you may need to start making tradeoffs. Either on RTP or on RRD/WTR.
WTR already has tradeoffs, but that's more CPU and powering focused. Same for tWR more CPU and WTR_ focused.
RRD is more dimm-pcb (well also powering) focused. PCB Trace-distance design, especially on _L's.

EDIT:

FCLK remains stable, writes add up.
30932MB/s target on 1CCD & clean OS.
Reads sit where they should. Can have more, but you meet a satisfying target.

 

[Tatilica]

You're soo polite, thank you !
How come you remain on RCD 16 ?

Please supply those, they are actually correct. I think this time math adds up.
4-6 is a bit low.
Once you hit the right delays there, you can see a potential bandwidth bump.
Due to things ending at the right time, instead of too early.
^ every timing remains loaded and supplied, even if not needed. Its inserted duration. SD, DD, SC, SC_L are all (mathematical) offset timings for synchronization.

Wouldnt bring much in reality as its just "potential" random bandwidth, but nevertheless a sign that values are on point.
For further RCD lowering trouble, you may need to start making tradeoffs. Either on RTP or on RRD/WTR.
WTR already has tradeoffs, but that's more CPU and powering focused. Same for tWR more CPU and WTR_ focused.
RRD is more dimm-pcb (well also powering) focused. PCB Trace-distance design, especially on _L's.

EDIT:
Anhang anzeigen 980692
FCLK remains stable, writes add up.
30932MB/s target on 1CCD & clean OS.
Reads sit where they should. Can have more, but you meet a satisfying target.

Hey @Veii hard to choose now that I'am done with tests all GearOff + bclk profile stable TM5 and now need your opinion to decide which one I should better keep but only for gaming, mine actually now one seems runs snappy from all?

 

[Veii]

which one I should better keep but only for gaming, mine actually now one seems runs snappy from all?

Hmmmm
I would like to see anything near this

For me @ 2000:2000 it needs exactly 1v IOD & 1.04 CCD is just my sample.
// just updated, thought to have some fun, reverted lower while working on 2133

3 new interesting things with latest patches
Patch B is very different from A (terms ODT)
Patch B+ aka titled (uefi logo exploit patch) , also behaves slightly different on CPU/CO side.

Its exactly 2ns from 15-15 to 16-16 flat.
And around .4 to .5 sec on PyPrime 2B.

Honestly, is should just let you play and enjoy your system
Which is what i'll do too now. 2133 is 88% done.
But 120A+ broke stability. Didn't care much for 1-2 months, but updated bios now and just restored it.

Maybe a new one exists for you too.
Unfortunately you can not use CPU1P8 rail above 1.88v on your side.

Beitrag automatisch zusammengeführt: 15.03.2024

I would like to see anything near this

But then looking at this SOC rail, is just sad 🤭

I want dynamic FCLK back. Such a waste of power.

 

[Tatilica]

Hmmmm
I would like to see anything near this
Anhang anzeigen 981002
For me @ 2000:2000 it needs exactly 1v IOD & 1.04 CCD is just my sample.

Hey, you've got awesome setup 5000series for 16gb mem GearOFF, not even will ever see on my X3D, different architecture, only can touch stable IF2000 GearON by bclk 😁
Guess fine for me now is to stick with 3933 C15 GearOff profile, cause my early goal by swapping cpu was +25 to 30FPS gained by just installing it, compared to my previous 5800X😋

Honestly, is should just let you play and enjoy your system

and just let the games begin, thx

Beitrag automatisch zusammengeführt: 15.03.2024

Unfortunately you can not use CPU1P8 rail above 1.88v on your side.

Actually I'am using already CPU 1P8 rail 😜

 

[Veii]

Actually I'am using already CPU 1P8 rail 😜

I missphrase,
"you can not because you run an MSI board" and "you should not, if your Boards life matters to you"

 

[Tatilica]

I missphrase,
"you can not because you run an MSI board" and "you should not, if your Boards life matters to you"

gotcha, sometimes you have to put all stuff in my hat😁

Beitrag automatisch zusammengeführt: 15.03.2024

gotcha, sometimes you have to put all stuff in my hat😁

But yeah, I'll take that risk 1,920v cpu 1P8 on MSI, life is short, so do ending cycle AM4 😇

 

[unifyx]

@Veii
@Tatilica

I don't know, if it makes a difference, but the specified voltage for the MSI bios chip is 1.6v to 2.0v. That means, it should be safe to play with the 1p8 voltage at these voltages without killing the board.

 

[Veii]

@Veii
@Tatilica

I don't know, if it makes a difference, but the specified voltage for the MSI bios chip is 1.6v to 2.0v. That means, it should be safe to play with the 1p8 voltage at these voltages without killing the board.

There is a difference between short and long duration
And high voltage in the best case might erase it.
I've given 1.88v for the reason that this is the best i can trust it on & just enough till 2033 FCLK
1.9+ is a bit too much.

 

[unifyx]

I will search for the documentation of this chip, bc I am pretty sure, that 1.6-2.0 is spec for long-term and up to 2.5v for short before it dies.

 

[unifyx]

Hier wie versprochen die Dokumentation zum BIOS Chip vom MSI B550 Unify-x

Sorry für die Fotos statt Screenshots aber ich bin auf Arbeit und habe nur begrenzten Zugriff

 

[Veii]

No pings, sorry for the delay
What is your "long-term" & "extended-duration" metric used ?

Do you have examples of Boardfailures with it ?
This is a donkey move of my side to ask such, but i expect a slight bit of trust when i say
"up to 1.88v is fine, 1.9v is difficult which i dont want to put my word for it."
EEPROM quality is not a linear scale either & like SSDs has a (semi) fixated lifetime.

I've seen enough dead boards and the schematics as i couldnt even believe this design choice is reality. Neither my early partner;
Hence i said what i said.
If it was my board, i may run 1.92-1.93v or do other silly things (as my current partner has outstanding soldering skills),
or i might not run anything at all and skip the hassle.

Your milage will vary
I like to stay realistic from the consumer side.
This enthusiast field i move in is pure luxury, which i'm still thankful for. Very.
But nobody should even consider a self-bricking mainboard or any sort of fear.

Stay at given target and it shouldn't be any worry whatsoever~
Outside of that, Ryzen doesn't like it too much either.

 

[unifyx]

@Veii

I am with you. Just wanted to show, what's written on paper... the reality looks sometimes different.

When I bought my unify-x, I played with the 1p8 up to 2.1v ( bc I didn't know about this problem) and luckily, I didn't brick my motherboard.
you are experienced about how many motherboards got bricked and therefore you know better, how much voltage is "safe"...

 

[Veii]

@Veii

I am with you. Just wanted to show, what's written on paper... the reality looks sometimes different.

Yes they write a target, but not duration of testing.
Access to it per spikes are short.
On a constant suppy of 1.8v, higher values like 1.9 may work
But higher than that , the chance is too high of dataloss and basically a corrupted/gone bios.

I would say, it would survive short 2.1v connection attempts, but the issue is multi layered.
It is rather due too too high converted voltage supply, (example 5v on a 3.3v line like many CH431A models had)
And that slowly but surely kills of the eeprom.

There are many boards that even came DOA due to dead WSON EEPROMs (wrong model used, mistake)
But its not good to speak about a boardpartners past mistakes.its hard work after all and stressfull too.

1.88v is fully safe for both parts

 

[unifyx]

Nach langem testen, habe ich das setting mit y-cruncher VT3 und TM5 anta777 extreme ohne fehler mit 1.30v am laufen.

da ich mich mit 2x32GB DR nicht auskenne, würde ich mich freuen, wenn jemand noch nen Tip hätta, was ich noch verbessern könnte, ohne CL, RCDs zu ändern, da RCD 18 nicht fehlerfrei läuft, auch nicht mit 1.45v.

 

[ApolloX]

Ich hab mich von IF 2000 jetzt verabschiedet, weil meine 3 Stück 5800X3D das nicht konnten. Also 1900 jetzt, dann müssen die Timings runter.

Hier steh ich gerade. Anders als auf dem Bild ist ProcODT bei 32 Ohm - und jetzt steckt eben ein 58X3D drin. Zunächst hatte ich die Spannung am Speicher bei 1,45 V und die CCD bei 0,91 V. Da hat aber TM5 völlig durchgedreht.
Gut, die Riegel unter 1,5 V gesetzt und CCD auf 0,95 V wie auf dem Bild. Drei Runden TM5 ohne Klagen. Jetzt hab ich die CCD Spannung gelassen und geh mit der VDimm wieder runter. Und morgen dann noch ne Runde Karhu.

Ist da eurer Ansicht nach irgendein Murks drin? Was ich nicht kann, sind all diese Regeln a la Timing X muss immer doppelter Wert von Timingg Y sein usw. Ich glaub, hier sind noch n paar faule Werte drin.
Tipps? Am liebsten hör ich von @Bread dass ois leiwand is - dann bassts. Aber ich glaub, da muss noch bissl korrigiert werden.

 

[zl666oy]

Hello everyone, what can be corrected? TRFC does not decrease, errors
Has anyone used kingbank C-die memory, please share the result, thanks.

 

[Tatilica]

I've now said goodbye to IF 2000 because my 3 5800X3Ds couldn't do it. So 1900 now, then the timings have to go down.

Anhang anzeigen 984006

This is where I'm standing right now. Unlike in the picture, ProcODT is at 32 ohms - and now there is a 58X3D in it. At first I had the voltage on the memory at 1.45 V and the CCD at 0.91 V. But then TM5 completely went crazy.
Well, the bars set under 1.5V and CCD at 0.95V like in the picture. Three laps of TM5 with no complaints. Now I left the CCD voltage and went down again with the VDimm. And then another round of Karhu tomorrow.

In your opinion, is there some nonsense in there? What I can't do is all these rules like Timing X must always be twice the value of Timing Y etc. I think there are still a few lazy values in here.
Tips? I prefer to hear from @Bread that ois leiwand is - then bassts. But I think there still needs to be a bit of correction.

Hi enthusiast, keep in mind nothing will help your sticks than Vdimm, checked mines in all possible timmings, such wasted time consumer under 1,55v😁
Not need to run such low first 5 primary timmings, C15 & rcdrd 16 can do same job aswell and better latency cause using 2x16 for 32gb than 4x8 mines👍
Pls take a look to my old rock stable 3800 profile, running in low voltages combo, somehow may help
EDIT: now I'am only driving on BCLK route

 

[ApolloX]

Thanks @Tatilica I also read your stuff at OCN
I'll try to imitate your settings and then let's see if I ever can do GDM off

 

[Tatilica]

Thanks @Tatilica I also read your stuff at OCN
I'll try to imitate your settings and then let's see if I ever can do GDM off

Great indeed, hope to see you with same results💪

 

[ApolloX]

No. Gdm Off = constantly CMOS Reset

 

[Tatilica]

No. Gdm Off = constantly CMOS Reset

Suggest to add AddrCMD=56 cause odd tCL & use RDWR-WRRD combo 10-2 for 2x16 sticks, don't mention to add vdimm 1.55v, if nothing work then can try CL14 insteed both work for me at 3866 or 3733 using 56 trick & pushed a bit voltages combo soc/vddp/dg/iod?
EDIT: don't forget to check tphyrdl 26/26missmatch

 

[Tatilica]

Hi @Veii, did some research for my new rock stable 102.25 bclk Profile PBO Limits=Disable & LCLK DPM=Disable, here are Cine23 runs during both 2 setup PBO Limits=Disable : CO negative PerCore vs CO-22 AllCores actual bclk OC Profile
EDIT: effective clocks showed way different behavoir at CO PerCore vs AllCores negative
I'll keep CO negative + CPU Offset Voltage setup, better to run for only gaming, actually not being bench's fanboy, thx 👍

 

[The Master of Desaster]

Hallo, mal eine Frage habe mir mit einem ryzen 5800X ein zweites Ersatzsystem mit einem ASUS ROG STRIX B550 - F GAMING WiFi zusammengebaut.

Gleich mal Aida Speichertest gemacht mit 2x16 GB DDR4 3600 CL 18,22,22,39 dabei fällt mir auf das ich nur knapp 28 MB/s im Schreibdurchsatz habe.

Ich kenne vom 5950 und Intel eigentlich nur so um die 50 MB/s bis 55 MB/s und auch hier haben viele mit einem 5800x nicht mal 30 MB/s im Schreibdurchsatz.

Hier hatte ich mit DDR4 3600 aber über 50 MB/s mit einem X570 Board



Hier auch knapp 50 MB/s mit einem 5600X und X470 Board




Habe ich etwas falsch eingestellt oder vergessen im BIOS etwas zu aktivieren oder woran soll das liegen.

Liegt das am Board weil meins jetzt B550 und bei den anderen von mir mit X470 wo ich 50 MB/s habe oder liegt das am Speicher wegen der Bestückung der Chips einseitig oder doppelseitig, weil an der CPU kann es ja nicht liegen habe hier sogar noch Bilder gefunden mit einem 2700x auch da über 50 MB/s.



Danke für Infos und Hilfe

 

[Bread]

Anhang anzeigen 983065

Nach langem testen, habe ich das setting mit y-cruncher VT3 und TM5 anta777 extreme ohne fehler mit 1.30v am laufen.

da ich mich mit 2x32GB DR nicht auskenne, würde ich mich freuen, wenn jemand noch nen Tip hätta, was ich noch verbessern könnte, ohne CL, RCDs zu ändern, da RCD 18 nicht fehlerfrei läuft, auch nicht mit 1.45v.

Hey, zufällig ist 2x 32GB meine Spezialität Hier meine Werte, mit den ich am besten fahre.

Alternativ:

Bei Dir würde ich versuchen:

• Primaries: 18-18-19(ev. 20)-18-36(2x tCL) -54(tRP + tRAS)
  • alternativ 18-18-19(ev. 20)-18-54(3x tCL) -72(tRP + tRAS), ist bei Microns sogar schneller und stabiler
• Sec.: 4-6(ev. 7)-16 tFAW, 4-12-12 tWR mit tRTP 6(=1/2 tWR)
  • Oder auf minimal: 4-6(ev. 7)-16 tFAW, 3-9-10 tWR mit tRTP 5(=1/2 tWR)
• tRFC runter auf 320ns (608/452/278)
• tCWL 18(=tCL), ist stabiler, und das ermöglicht tRDWR 8 + tWRRD 3
• ProcODT 30-32 = mehr Strom tun dem IMC gut
• Rtt 7/3/4, also RttPark 4 läuft bei vielen inkl. mir besser, weil eben auch weniger Widerstand = mehr Strom
• Rest sieht gut aus, Deine Spannungen sind halt sehr niedrig für 3800, aber wenn Du keine WHEA 19 hast, Glückwunsch

Kannst noch GDM off 1T versuchen, ist halt eher eine Glaubensfrage als für den Alltag relevant. Meine Konfig ist sogar GDM off 1T ohne Setup Timing mit 64GB DR, was angeblich so gut wie unmöglich ist - aber offenbar doch nicht 400+ dokumentierte Konfigs & Testläufe später, finally . Ist eigentlich egal weil nicht schneller als GDM oder mit AddrCmdSetup 55, aber muss in dieser Community so sein

Mehr noch in meinem verlinkten Beitrag in der Sig, da kannst Du live bei meinem Erkenntnisgewinn dabei sein - aber die Summary oben

Beitrag automatisch zusammengeführt: 29.03.2024

Ich hab mich von IF 2000 jetzt verabschiedet, weil meine 3 Stück 5800X3D das nicht konnten. Also 1900 jetzt, dann müssen die Timings runter.

Anhang anzeigen 984006

Hier steh ich gerade. Anders als auf dem Bild ist ProcODT bei 32 Ohm - und jetzt steckt eben ein 58X3D drin. Zunächst hatte ich die Spannung am Speicher bei 1,45 V und die CCD bei 0,91 V. Da hat aber TM5 völlig durchgedreht.
Gut, die Riegel unter 1,5 V gesetzt und CCD auf 0,95 V wie auf dem Bild. Drei Runden TM5 ohne Klagen. Jetzt hab ich die CCD Spannung gelassen und geh mit der VDimm wieder runter. Und morgen dann noch ne Runde Karhu.

Ist da eurer Ansicht nach irgendein Murks drin? Was ich nicht kann, sind all diese Regeln a la Timing X muss immer doppelter Wert von Timingg Y sein usw. Ich glaub, hier sind noch n paar faule Werte drin.
Tipps? Am liebsten hör ich von @Bread dass ois leiwand is - dann bassts. Aber ich glaub, da muss noch bissl korrigiert werden.

Donkschee Meine bescheidene Meinung:

• Primaries: 14-14-14-14-28(2x tCL)-42(tRP + tRAS)
• Sec sehen gut aus bei Dir, kannst mal testen ob das hier nicht sogar gleich schnell ist, aber eben stabiler. Vor allem tWR = 2x tRTP ist kein muss, führt aber bei vielen zu einemr deutlich flüssigeren Wahrnehmung der Spielperformance
  • 4-6-16 tFAW, 4-12-12 tWR mit tRTP 6(=1/2 tWR) liefert bei mir in AIDA die besten Werte
  • Sonst 4-4-16 tFAW, 4-8-12 tWR mit tRTP 6(=1/2 tWR) , wenn Du auf "minimal" gehen willst.
• ProcODT 30-32 = mehr Strom tun dem IMC gut
• Bei 2x DR hat sich Rtt 7/3/4 bewährt. RttPark 4 läuft bei vielen inkl. mir besser, weil eben auch weniger Widerstand = mehr Strom, und auch weniger Wärme auf den DIMMs
• Die DrvStr laufen bei mir auf 20-20-20-20 am besten bei GDM on, oder 1T GDM off mit Setup.

Sonst siehe oben - kannst noch GDM off 1T versuchen, ist halt eher eine Glaubensfrage als für den Alltag relevant.

 

[unifyx]

@Bread

hey Danke für deine Tips!

hab 1T GDM OFF stabil und meine Settings sehen wie folgt aus:

tCWL 18 läuft nicht mit tRDWR und tWRRD auf Auto. Werde mal testen, ob es läuft, wenn ich 18-8-3 manuell setze.

tRRDL muss auf 7, wenn die SCLs auf 4 stehen ( laut @Veii ). 6 läuft auch, soll aber langsamer sein.

tRAS 3x tCL werde ich auch testen, ob es schneller ist.
RttPark werde ich auch auf 4 testen und auch schauen, ob ich mit der VDIMM noch weiter runter kann.
tRFC kommt als letztes, wenn alles läuft.

Bin jetzt über Ostern nicht zu Hause, muss also bis Dienstag warten.

Gruss 🤙 und schöne Ostertage

 

[Veii]

tRAS 3x tCL werde ich auch testen, ob es schneller ist.

Nur eine Micron MSR feature.
Funktioniert nicht auf Samsung oder Hynix ICs.

Es gibt generell keinen Grund SC_Long auf 4 zu lassen.
SC, SC_Long. SD, DD sind alles Offset timings. Es hat nichts mit "BC4 minimum-value" zu tun.

Der absolute minimum Wert liegt bei 2 oder bei 1.
WRWR & RDRD sind sich da etwas unterschiedlich.
Reads brauchen die OdtEnLatency.
Writes (zwei aufeinanderfolgende) brauchen den BurstChop.
Sollte BL8 sein bzw BC4, ist es BC4/2 + BC4 = 6 min. // nicht Wert 6 sonders 6 in der Formel
Usw und so fort.

SC_L = CCD_L- BC4 + 1 (aka CCDL-3)
RRDL & CCDL unterscheiden sich nicht wirklich. Somit passt es RRDL zu nutzen.
CCD_Long wird per AGESA, per Clock und per Nutzertimings (passive) angepasst.
CCD_Short ist immer BC , aka BL/2 ~ wie groß auch immer BL ist, pro Dimm-Layout.

CCDS = RRDS
In dem Fall ist es 4.

WTR_Short = BurstChop/2 , oder ! RRD_S -1
WTR_Long minimums = CPU abhänging und RTTs. Auch tWR abhängig

WR & RTP Verbindung (als extra!) existiert nur bei Micron
RTP kann bei Hynix & Samsung decoupled sein.

RTP zwischen 5-12 (reads & primaries abhängig)

Beitrag automatisch zusammengeführt: 29.03.2024

RRDL & CCDL unterscheiden sich nicht wirklich. Somit passt es RRDL zu nutzen.

Es macht wenig Sinn SC_Long niedriger zu stellen, wenn das Bios dir eine hohe CCDL (dank hohem Clock) reinladet.

 

[unifyx]

@Veii

wow, das ist viel Theorie und ich weiss absolut nicht, was die BCs und CCDs sind 😄

 

[Veii]

@Veii

wow, das ist viel Theorie und ich weiss absolut nicht, was die BCs und CCDs sind 😄

BurstChop ~ BurstLength /2.
Burstlength definiert durch die Kapazität und der dichte des MemoryICs

WRite to Read [toPre] (WTR)
Rd to Read (same bankgroup = roundtrip = _Long / different bankgroup = short jump = _Short)
// WTR, WR, WRWR werden von der CPU gesteuert. Micron kann ein bestimmtes Interleaving weswegen es die WR=RTP*2 Formel gibt

Beitrag automatisch zusammengeführt: 29.03.2024

CCD_S/L
Technical:

https://tnm.engin.umich.edu/wp-content/uploads/sites/353/2018/10/2018.10.02.loadBalancing-inPress.pdf

" tCCDS is the minimum time between two read commands when accessing different bankgroups"
" tRRD(_S) is the time from a read to another read between bank groups"
^ basically the same thing, with slightly different execution and target . Still same Hardware (nCK) limitations apply

Google:

Rephrased:
https://forums.tomshardware.com/threads/tccdl-and-tccd.2654957/#post-17084884
&

tccdl and tccd

Hi, I am trying to get a better understanding about memory timing. There is a timing constraint in GDDR5 called tccdl. It defines the number of clock cycles between read/write from bank A to read/write from bank B in the same bankgroup. (1) Does this timing means that after tccdl all the...

forums.tomshardware.com

 

[Bread]

@unifyx ich würde mir überlegen

• auf 19-19-19-19-38-57 zu gehen. Du hast ein MSI, und bei gerader tCL dann tPHYRDL 28 bei 3800. Mit ungerader tCL = 19 hast Du tPHYRDL 26 und damit voraussichtlich niedrigere Latenz.
• tWR 12 + tRTP 6 (tWR) empfehle ich, geht auch bei Micron "out of sync" wie @Veii auch schreibt, aber wenn´s läuft dann gleich so, weil einige da positive Effekte beim Spielen berichten

tCWL 18 läuft nicht mit tRDWR und tWRRD auf Auto. Werde mal testen, ob es läuft, wenn ich 18-8-3 manuell setze.

Interessant, bei meinem MSI läuft das wunderbar. Manuell 8-3 dann wohl, genau

tRRDL muss auf 7, wenn die SCLs auf 4 stehen ( laut @Veii ). 6 läuft auch, soll aber langsamer sein.

Interessant, hast Du gemessen? Versuch ich dann mal

tRAS 3x tCL werde ich auch testen, ob es schneller ist.

Wenn Du Micron hast, ev schon. Interessiert mich jedenfalls dann!