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Erst kürzlich hat die JEDEC ein Update der Spezifikationen von HBM3 veröffentlicht. Auf Basis dieser Daten hat SK hynix einen Vortrag auf der ISSCC 2022 gehalten, dessen Essenz wir an dieser Stelle weitergeben wollen. Nach der ersten Generation machte HBM zur zweiten und vor allem als HBM2E bekannten Variante nur noch vergleichsweise kleine Schritte. Ja, die Chips wurden schneller, ein großer Sprung in der Erhöhung der Kapazität und Bandbreite wurde aber nicht erreicht.
Letzteres wird unter anderem dadurch erreicht, dass nun 6,4 GBit/s an Daten pro Pin übertragen werden können – eine Verdopplung gegenüber HBM2. Auch die Anzahl der Kanäle wird von acht auf 16 verdoppelt. Hier ist die Rede von zwei Pseudo-Kanälen pro Speicherkanal, ähnlich wie bei DDR5 mit zwei Pseudo-Kanälen pro DDR5-Modul. Insgesamt werden durch diese Maßnahmen 819 GB/s pro Speicherchip erreicht.
Um die Kapazität zu erhöhen können 4, 8, 12 oder gar 16 Speicherlayer übereinander gestapelt und per Through-Silicon Via (TSV) miteinander verbunden werden. Diese einzelnen Layer haben eine Kapazität von 8 bis 32 GBit (1 bis 4 GB). Dementsprechend können die einzelnen HBM3-Chips eine Kapazität von 4 GB (4-Hi, 4x 1 GB) bis 64 (16-Hi, 16x 4 GB) erreichen.
Aber es geht auch darum die Effizienz zu verbessern. Aus diesem Grund werden die Spannungen von 1,2 auf 1,1 V bzw. 2,5 auf 1,8 V reduziert.
Der Aufbau des HBM3 ist ähnlich zu dem, was man in den vorherigen Generationen gemacht hat. Es gibt einen Base Die, der auch als Logic Die bezeichnet wird. Auf diesem sitzen die Cores die, auf dem sich die Speicherzellen befinden. Vier Speicherkanäle sind pro Slice vorhanden. Diese teilen sich in jeweils zwei Pseudo-Kanäle und diese wiederum in 16 Banks auf.
Im Base Die kommen die TSVs von nun 12, später von bis zu 16 Core Dies an. Das Routing der TSVs im Base Die ist von entscheidender Bedeutung und SK hynix sieht dies auch also eine der größten Herausforderungen für HBM3. Unter anderem setzt man Machine Learning ein, um das Routing der TSVs möglichst optimal auszuführen. Bei mehrere tausend TSVs lassen sich manuell nicht mehr handhaben, denn es geht nicht nur darum diese möglichst ideal durch die Ebenen zu führen, sondern sie sollten am Ende auch in etwa auf eine identische Länge kommen. Dies ist nicht im vollem Umfang möglich und so wird über eine TSV Calibration sichergestellt, dass die einzelnen Speicherbänke auf möglichst identische Latenzen kommen.
Für HBM3 sprach SK hynix auch über eine neue Methode des On-Die ECC. Hier wechselt man von der Hamming-Distanz zum Reed-Solomon-Code. Dies soll dazu führen, dass mehr Fehler erkannt und korrigiert werden können. Dazu werden der Encoder und Decoder überarbeitet und auch der Symbol Corrector wurden optimiert. Um überhaupt eine Fehlerkorrektur ermöglichen zu können, werden Symbols nicht mit 16 GBit, sondern mit 19 GBit übertragen – 2 GBit für das ECC und ein weiteres GBit für Metadaten.
Schlussendlich verlor SK hynix auch noch ein paar Worte über die konkrete Fertigung. Gefertigt wurde der HBM3 im 1b-Verfahren. Das Package kommt auf Abmessungen von 11 x 11 mm und ist somit minimal größer als HBM2E mit 10 x 11 mm. Fertigen kann Sk hynix HBM3 in 12-Hi (24 GB), 8-Hi (16 GB) und 4-Hi (8 GB). Ein HBM3 mit 12 Ebenen an Speicher hat zwischen diesen Ebenen nur 30 µm an Platz.
In den ersten Tests erreicht der HBM3 die vorgesehenen 7 GBit/s pro Pin und somit 896 GB/s pro HBM3-Chip schon bei 1,0 V. Die JEDEC-Spezifikationen ermöglichen aber bis zu 1,1 V, bei denen SK hynix schon bei 8 GBit/s pro Pin angekommen sein will.
Noch unklar ist, wann wir die ersten Chips mit HBM3 sehen werden. Aktuell setzen die Hersteller noch auf HBM2E – auch für Chips die gerade erst auf den Markt kommen. In diesem Jahr wird es aber sicherlich die ersten Produktankündigungen zu HBM3 geben, mit konkreter Hardware ist aber womöglich erst 2023 zu rechnen.