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Vom 6. bis zum 8. Dezember wird das RISC-V Summit stattfinden. SiFive kündigt für die Konferenz einige Neuigkeiten an. Auf der Supercomputing 2021 spielte das Thema RISC-V noch eine untergeordnete Rolle, dies soll sich jedoch in Zukunft ändern. Chiplets und der Nachfolger des P550 sollen der Fokus für SiFive sein.
Bereits vor einigen Wochen gab SiFive erste Details zum Next-Gen P-Series-Kern preis. Dieser soll noch einmal um 50 % schneller als der Vorgänger P550 sein. 2022 will Intel mit der Horse-Creek-RISC-V-Entwicklungsplattform einen Prozess anbieten, der Kerne, bzw. Cluster und ganze SoCs wie den P550 in 7 nm fertigen lässt.
Die bisher bekannten Details zum P550-Nachfolger zeigen vor allem eine breitere Skalierung der Kerncluster. Dazu werden auch die L2- und L3-Caches größer. Die Instruction- und Data-Caches sind bis zu 128 kB groß – bis zu viermal so groß wie beim P550. Alle weiteren Details die schon bekannt sind, findet ihr in der vorherigen Meldung dazu. Auf dem RISC-V Summit will SiFive weitere technische Details offenbaren.
Der zweite Fokus wird auf einem Chiplet-Design liegen. OpenFive, eine Tochter von SiFive, bietet bereits verschiedene Die-to-Die-Interfaces (D2D) an. Diese sollen dann zum Beispiel zwei Dies mit jeweils dutzenden RISC-V-Kernen verbinden können. Über diese Interconnects ist eine Bandbreite von 1,75 TBit/s möglich und es lassen sich mehrere dieser Kanäle zusammenschalten, sodass die Bandbreite recht schnell und einfach skaliert werden kann. In aktuellen Fertigungsverfahren ist so eine Bandbreitendichte von ~1,75 TBit/s pro Millimeter möglich. Zudem bietet das D2D-Interface eine Effizienz von weniger als 0,5 pJ/Bit.
Auch zu diesem Thema hatten wir im April eine ausführliche Meldung. Offenbar wird es zum RISC-V Summit neue Details zu diesem Thema geben.
An dieser Stelle sei noch auf unseren Test des SiFive HiFive Unmatched verwiesen, in dem wir uns erstmals ein RISC-V-Design angeschaut haben.