AMD stellt Ryzen-7000-Serie mit Zen-4-Chiplet in 5 nm und IOD mit RDNA-2-Grafik vor

[VL125]

Zur Leistung hatte ich jetzt hd 7730 gelesen. Reicht für Office 3 Mal

 

[Holt]

Unter der GPU sind doch keine IO Pins mehr!

Beweise? Nein hast du nicht, es ist nur eine aus der Luft gegriffene Vermutung die komplett außer Acht lässt, dass man ja genau Verbindungen zu den Pins des Sockels und auch noch den CPU Chiplets braucht. Für Verbindungen bei den CPU Chiplets musste AMD schon bei Zen2 an die Grenze dessen gehen, was zu der Zeit mit der von ihnen gewählten Verbindungstechnik machbar war:

One of the key points AMD spoke about with relation to packaging is how each of the silicon dies are attached to the package. In order to enable a pin-grid array desktop processor, the silicon has to be affixed to the processor in a BGA fashion. AMD stated that due to the 7nm process, the bump pitch (the distance between the solder balls on the silicon die and package) reduced from 150 microns on 12nm to 130 microns on 7nm. This doesn’t sound like much, however AMD stated that there are only two vendors in the world with technology sufficient to do this. The only alternative would be to have a bigger bit of silicon to support a larger bump pitch, ultimately leading to a lot of empty silicon

Verbindungstechnologien mit Halbleitern wie Intels EMIB kosten zwar auch mehr, erlauben dafür aber auch eine höhere Dichte der Verbindungen:

The first generation EMIB technologies in 2017 were using 55 micron bump pitches, and that still appears to be the case with upcoming Sapphire Rapids (see my comment about the time it has taken Intel to get it right), however Intel is aligning itself with a 45 micron EMIB beyond Sapphire Rapids, leading to a 36 micron EMIB in its third generation.

Sinnvollerweise werden dann die einzelnen Dies sehr dicht nebeneinander platziert um den nötigen Halbleiter für die Verbingung klein zu halten, wie man aber anhand der Bilder sieht die AMD veröffentlicht hat, sind die Abstände der Dies immer noch recht groß und damit kann man sehr sicher sein, dass AMD weiterhin auf die traditionelle PGA Verbindungstechnoligie setzt und damit entsprechend viel Diefläche für die Verbindungen benötigt.

 

[nebulus1]

Beweise? Nein hast du nicht, es ist nur eine aus der Luft gegriffene Vermutung die komplett außer Acht lässt, dass man ja genau

AMD stated that due to the 7nm process, the bump pitch (the distance between the solder balls on the silicon die and package) reduced from 150 microns on 12nm to 130 microns on 7nm.

Liest du deine Links auch?
AMD hat bei 12nm auf 7nm die pitch von 150 auf 130 microns verkleinert.
Und von 7nm auf 5nm?
Da sind wir dann bei 75 microns angekommen, was genau der Hälfte des IO Chiplets entpricht.

 

[Holt]

Und von 7nm auf 5nm?
Da sind wir dann bei 75 microns angekommen

Belege? Es sollte klar sein, dass die Dichte der Verbindungen zur Platine nichts mit dem Fertigungsprozess des Dies selbst zu tun hat, sondern eben mit der Verbindungstechnologie und da sind 130 microns für PGA schon hart am Limit. Es gab nur zwei Anbieter die dies konnten, als Zen2 erschienen ist! Also ohne einen Beleg das AMD nun 75 microns ohne Halbleiterinterposer erreicht hat, glaube ich dies keine Sekunde.

 

[Trambahner]

AM5/7000er kann wohl x8x4x4 und x4x4x4x4 Bifurcation wie bisher auf AM4 auch; passendes Board+Bios vorausgesetzt natürlich:

X670E Taichi : https://www.techpowerup.com/review/asrock-x670e-taichi-carrara/images/bios21.jpg

Thread hierzu auch : hier

 

[Holt]

AM5/7000er kann wohl x8x4x4 und x4x4x4x4 Bifurcation wie bisher auf AM4 auch;

Also meines Wissens nach kann AM4 wohl erst seit Zen2 auch x8+x4+x4, vorher war es nur x8+x8 oder x4+x4+x4+x4. So war es zumindest beim ASRock Rack X470D4U angegeben, einem der wenigen AM4 Boards die überhaupt x4+x4+x4+x4 anbieten:

SLOT6: PCIe3.0 x16 (splittable in x4/4/4/4), auto-switch to x8 when SLOT4 is occupied)
SLOT4: PCIe x16 (PCIe3.0 x8)

Aber vielleicht hat ASRock die x8/x4+x4 Option bei dem Board auch nur nicht implementiert. Schön zu sehen das sie beim X670E Taichi nun offenbar dem User die frei Wahl bieten was die PCIe Lane Bifurkation angeht, hoffentlich wird dies zu einem allgemeineren Trend.