[Sammelthread] Grafikkarten - Technikdiskussion

[Bzzz]

Ähm ne, vom Technikthread, nicht von der Pelztier-Sache. Das ist natürlich denkbar, weil jedes Layer ne Art Wärmeisolation für die darunterliegenden Sachen darstellt.
Also @all: Ziehn wir rüber?

 

[PCZeus]

Hatte ich verlinkt

 

[scully1234]

Traut sich keiner anzufangen?

Dreidimensionale Anordnung von Transistoren praktikabel?

Das ist die Fortsetzung von dieser Diskussion

http://www.hardwareluxx.de/community/showpost.php?p=14042909&postcount=52

 

[Bzzz]

Nö, derzeit nicht praktikabel

Aber das war auch irgendwie nicht ganz das Thema.. *g*

 

[scully1234]

Nö, derzeit nicht praktikabel

Aber das war auch irgendwie nicht ganz das Thema.. *g*

Dachte schon,oder wie fdsonne es sagte habt ihr aneinander vorbei geredet

Ferflixt wo was das mit dem Peltier und den Layern Googel ist nicht immer dein Freund

 

[Lord]

So, wie ich das verstanden habe, gings in der Diskussion doch erstmal primär um Interconnects und Vias. Die sind schon dreidimensional, da ist die Höhe häufig mehrere Dutzend Mal größer, als das zu verdrahtende Bauelement breit ist (von der Gatelänge ganz zu schweigen...).
Also: Zwar liegen nach Möglichkeit die Transistoren alle auf demselben Substrat (und man ist auch daran interessiert, das so zu lassen, weil man sonst nicht mehr so ohne weiteres Planartechnik verwenden kann), aber deren metallische Verbindungen gehen mehrere "Stockwerke" darüber hinaus.
Übrigens ist das auch nicht ganz wahr, es hat durchaus seine Vorteile, wenn man nicht mehr an Planartechnologie gebunden ist. Man kann dann zum Beispiel PowerMOS-Transistoren bauen (oder andere Leistungselektronikhalbleiterbauelemente, siehe IGBT oder Thyristor) und wäre damit für den Bereich der Leistungselektronik gerüstet. Warum man das in Chips wollen sollte, weiß ich allerdings nicht, es sei denn, jemand hat Interesse daran, Ströme im kA- und Spannungen im kV-Bereich da durchzujagen.
Jedenfalls muss DRAM nicht zwangsläufig einfacher zu verdrahten sein als "komplexe" Logik, mitunter hat man dort sogar mehr Interconnects. Der Vorteil liegt aber ganz stark darin, dass das mehr oder minder eine homogene Struktur ist, die ziemlich geordnet aufgebaut ist, wohingegen das, was Synthesetools heutzutage so für eine ALU an Masken generieren, ziemlich chaotisch aussieht (bzw. aussehen kann).

 

[PCZeus]

Schon in 2001 hatte IBM soweit ich mich erinnern kann an einem FINFET-Transistorprojekt gearbeitet. Zwar waren das alles noch Laborbedingunden, aber es zeigt, dass es durchaus möglich ist. Meiner Meinung nach ist das viel größere Problem die Kühlung. Momentan gibt es kein Stoff, der so dünn ist, dass er den Abstand zwischen den einzelnen Schichten nicht in exorbitante Größen treibt.

 

[scully1234]

jemand hat Interesse daran, Ströme im kA- und Spannungen im kV-Bereich da durchzujagen.
).

Das nicht unbedingt

Aber aus anderere Sicht könnte man statt in die Breite zu bauen mehr "Stockwerke" errichten um die Die Fläche gering zu halten,wenn es eines guten Tages mit nem Shrink nicht mehr geht

Problem ist dabei halt die adäquate Kühlung der unteren Layer zu erreichen

 

[Lord]

Problem ist dabei halt die adäquate Kühlung der unteren Layer zu erreichen

Spannender sind die "inneren" Schichten. Da gibt es aber durchaus schon diskutable Ansätze (die selbstverständlich für Produktion in Stückzahlen noch viel zu teuer sind), zum Beispiel mittels eines Kühlkreislaufs von Flüssigmetallen durch Nanotubes (Kohlenstoff oder sonstwas). Und klar: Ausgereift ist das sicherlich noch nicht.

 

[fdsonne]

So ich hab mal die Diskusion hier reinverschoben...

Und ja @Bzzz wir haben ein wenig aneinander vorbei geredet... Ich ging nicht von den internen Verbindungen aus, sondern von der Verbindung zwischen DIE und rest der Hardware.
An die Interne Verbindung hab ich irgendwie gar nicht gedacht...

Zum Thema Speicherzellen, wie Lord schon sagte, ist dort der Vorteil der sehr einheitlichen Anordnung, ebenso spielen dort etwaige Fehlerchen keine sooo große Rolle, da man einfach hier und da bisschen Reservespeicherzellen einbauen kann um einen Puffer zu haben.
Das klappt bei extrem Hochkomplexen Chips nicht wirklich. Dort ist kein Platz um Schaltungen mehrfach als Reserve auszuführen.

Um also auf den ersten Punkt zurück zu kommen, die Größe ist nicht unbedingt der ausschlaggebenste Punkt der über die Lauffähigkeit des DIEs, sondern viel mehr die Komplexität. So kann ein Wafer bestückt mit kleineren aber deutlich komplexeren Chips weit weniger lauffähige Chips beherbergen als ein Wafer aus der gleichen Anlage, mit gleichen Ausgangsbedingungen (was Erfahrungen mit der Produktion angeht) aber mit deutlich weniger komplexen dafür aber größeren Chips.

 

[scully1234]

Ich lass mich fressen aber ich hab diesbezüglich auch was über einen Peltierversuchsaufbau gelesen,das ist aber schon ne Weile her das ganze

Natürlich können die Layer nicht direkt davon gekühlt worden sein da wie fdsonne es schon sagte die eine Seite extreme Wärme abgibt

---------- Beitrag hinzugefügt um 19:56 ---------- Vorheriger Beitrag war um 19:53 ----------

zum Beispiel mittels eines Kühlkreislaufs von Flüssigmetallen durch Nanotubes (Kohlenstoff oder sonstwas). Und klar: Ausgereift ist das sicherlich noch nicht.

Das klingt auch sehr interessant

 

[Lord]

Das klappt bei extrem Hochkomplexen Chips nicht wirklich. Dort ist kein Platz um Schaltungen mehrfach als Reserve auszuführen.

Schon. Ohne Redundanz im Chip hätten wir vermutlich sehr viel weniger Prozessoren (jeder Art). Prominentes Beispiel ist der Cell, bei dem eine der acht SPEs (zumindest in den ersten Revisionen, aktuellen Stand kenne ich nicht) redundant war, weil grundsätzlich nur sieben Stück aktiv gewesen sind.

Wenn meine Studenten im Praktikum mal wieder tote Hardware entwickelt haben (fest verdrahtete Logik für das 0-te Carry bei höherwertigen Volladdierern zB), ist das immer die klassische Aufmunterung: "Wir brauchen sowieso Redundanz"

 

[scully1234]

ist das immer die klassische Aufmunterung: "Wir brauchen sowieso Redundanz"

Ich würde es als Ausrede bezeichnen

 

[Bzzz]

es sei denn, jemand hat Interesse daran, Ströme im kA- und Spannungen im kV-Bereich da durchzujagen.

kV nicht, aber kA
130W bei 1,3V macht ja auch schon 100A. Frag mich nicht, wie das klappt, aber es klappt wohl.

Wenn meine Studenten im Praktikum mal wieder tote Hardware entwickelt haben

Wer sagt denn, dass wir kein NEVER-Gatter brauchen?


@fdsonne: Beim Bonden nen Chip kaputt machen, das wärs

 

[Lord]

kV nicht, aber kA
130W bei 1,3V macht ja auch schon 100A. Frag mich nicht, wie das klappt, aber es klappt wohl.

Naja, über 100A lachen die von mir genannten Bauelemente nur müde. ^^ Woher kamen jetzt eigentlich die Zahlen?

 

[Bzzz]

Naja, über 100A lachen die von mir genannten Bauelemente nur müde. ^^ Woher kamen jetzt eigentlich die Zahlen?

Öh TDP und Vcore?

Jup, IGBT ist schon ne lustige Sache. Hatt ich mich während der Facharbeit mal ein bissi damit beschäftigt. Teslatrafo und so

 

[Lord]

Öh TDP und Vcore?

Jup, IGBT ist schon ne lustige Sache. Hatt ich mich während der Facharbeit mal ein bissi damit beschäftigt. Teslatrafo und so

Najaaaaaaaaaa. Da fließen aber natürlich nicht 100A durch einen einzelnen FET (der würde dir auch ganz schön was husten, wenn du das versuchen würdest). Die Verlustleistung bezieht sich auf den gesamten Chip. Der Strom fließt aber enorm verzweigt (zum Glück), wenn er überhaupt fließt - das Interesse ist ja eigentlich, nur mit Pegeln zu arbeiten.

 

[Neurosphere]

Mit Kohlenstofftransistoren erscheint das Temperaturproblem doch beherrschbar zu werden bei dreidimensionalen Schaltungen. Die Grenze bisher stellt ja mehr der Transistor an sich dar.

 

[Lord]

Mit Kohlenstofftransistoren erscheint das Temperaturproblem doch beherrschbar zu werden bei dreidimensionalen Schaltungen. Die Grenze bisher stellt ja mehr der Transistor an sich dar.

Wieso sollte das so sein?

 

[Bzzz]

Weils bisher eher wenige CNT-Transistoren gibt

 

[fdsonne]

Schon. Ohne Redundanz im Chip hätten wir vermutlich sehr viel weniger Prozessoren (jeder Art). Prominentes Beispiel ist der Cell, bei dem eine der acht SPEs (zumindest in den ersten Revisionen, aktuellen Stand kenne ich nicht) redundant war, weil grundsätzlich nur sieben Stück aktiv gewesen sind.

Da hast du natürlich recht...
Aber ich meine damit eher so simple Sachen, wie wenn ich ein Raster an Speicherzellen nehme und dazu noch bisschen Reserve hinten dran baue, kost das nicht viel mehr Ressourcen und tut auch so keinem Weh.
Aber bei aktuellen GPUs (um die es ja hier eigentlich geht) ganze Rechenkerne mehrfach auszulegen um hier vorzubeugen ist schon deutlich aufwendiger.

Der Cell ansich ist aber auch ein gutes Beispiel... Obwohl man sicher sagen kann, das das abschalten eines der 8 Cores nicht Sinn der Sache ist und man das sicher nicht von Anfang an so als Reserve eingeplant hat

 

[PCZeus]

Weils bisher eher wenige CNT-Transistoren gibt

Die sogenannten SET oder Single Electron Transistors. Diese sind aber eher als zweidimensional zu betrachten (geschichtete Form --> Graphene). Im Prinzip sind diese Graphene Schichten gar nicht flach sondern besitzten so etwas wie Wellen in sich.

Das eigentliche Problem liegt bei der Herstellung an sich. Wärhend man schon in einigen Versuchen so einen Transistor erfolgreich auf 100GHz und mehr takten konnte, wurde dieser dann per Elektronenstrahllithographie durch "Zufall" bzw. Glück hergestellt. Zwar reichte das Ätzen aus um das Gate so zu formen, dass wenige Elektronen darin gefüllt werden können, aber um etwas annähernd serienreifes zu produzieren braucht es noch ein paar Jahre harter Entwicklungsarbeit.

 

[Bzzz]

Ein SET hat aber mit CNT nichts zu tun. Der SET arbeitet mittels Coulombbarriere...

@Taktfrequenz: Bei Silizium dürfte bei ~80GHz Schluss sein. Im Optimalfall, bei eben solchen Zufallsfunden. Alles drüber hinaus wird auf anderer Technik basieren müssen, in Materialsystemen mit niedrigerer effektiver Masse der verwendeten Ladungsträger.

 

[PCZeus]

Graphen ist Kohlenstoff in quasi zweidimensionalen Schichten: Kohlenstoffatome liegen flach im Wabenmuster nebeneinander. In gerollter Form werden daraus Kohlenstoff-Nanoröhrchen, in geschichteter Form Graphit.

Daher kam ich auf die SETs zu sprechen
Wobei ich auch dazu sagen muss, dass man in Sachen CNT auch nicht wirklich weiter ist...
Was man nun im Endeffekt durch diese gerollte Struktur bei den CNT für Vorteile hat (außer weniger Platz) weiß ich momentan nicht?!

 

[Neurosphere]

Wobei ich auch dazu sagen muss, dass man in Sachen CNT auch nicht wirklich weiter ist...

Doch, ist man.
http://domino.research.ibm.com/Comm/pr.nsf/pages/rsc.transistors.html
http://winfuture.de/news,53375.html

Was man nun im Endeffekt durch diese gerollte Struktur bei den CNT für Vorteile hat (außer weniger Platz) weiß ich momentan nicht?!

Meinst du nur auf die Struktur bezogen oder auf den grundlegenden Vorteil eines Kohlenstofftransistors?

 

[PCZeus]

Nur, dass IBM bei dem Projekt nur einen Transistor erfolgreich auf 100GHz gebracht hat. Bis man mehrere Transistoren im Verbund arbeiten lassen kann vergeht noch ein bisschen.

Meinst du nur auf die Struktur bezogen oder auf den grundlegenden Vorteil eines Kohlenstofftransistors?

Ich meinte eher die Struktur als solches

 

[scully1234]

Nur, dass IBM bei dem Projekt nur einen Transistor erfolgreich auf 100GHz gebracht hat.

Meinst du nicht eher MHz

Edit:

habs gerade gesehen in der News 100GHZ sind doch schon sehr beachtlich u das bei Zimmertemperatur

 

[Lord]

@Taktfrequenz: Bei Silizium dürfte bei ~80GHz Schluss sein. Im Optimalfall, bei eben solchen Zufallsfunden. Alles drüber hinaus wird auf anderer Technik basieren müssen, in Materialsystemen mit niedrigerer effektiver Masse der verwendeten Ladungsträger.

Bei reinem Silizium (plus Dopanden natürlich) möglicherweise. Aber schon Siliziumverbindungen (SiGe zB) und einige andere Halbleitermaterialien gehen da weit drüber hinaus, teilweise bis in den Terahertz-Bereich in Höchstfrequenzanwendungen. In Prozessoren geht das freilich nicht mehr, weil man dann in der Regel das Reich der FETs längst verlassen hat. Aber es ging ja um Silizium und ich wollte nur zum Ausdruck bringen, dass nicht das arme Si Schuld an der 100GHz-Barriere ist.

Btw: Will jemand übermorgen für mich Betriebssystemdesign schreiben Voll geiles Thema, Klausur nervt aber.

 

[Neurosphere]

Nur, dass IBM bei dem Projekt nur einen Transistor erfolgreich auf 100GHz gebracht hat. Bis man mehrere Transistoren im Verbund arbeiten lassen kann vergeht noch ein bisschen.

http://www.innovations-report.de/html/berichte/informationstechnologie/bericht-10447.html

http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=208700874

Natürlich kommt die Technik nicht von heute auf morgen, aber bis es brenzlig wird ist ja auch noch etwas Zeit.

Natürlich vergeht noch ein bisschen Zeit. Bis zum Ende

Ich meinte eher die Struktur als solches

Außer die Struktureigenschaften ergeben sich halt noch die Funktionseigenschaften, ich zitiere aber beim Transistor mal Wiki.

Dabei wird die halbleitende Eigenschaft von CNTs ausgenutzt. An jedem Ende der Röhre befindet sich eine Elektrode (Source/Drain), um die Röhre herum ist die Steuerelektrode des Transistors angeordnet. Bei prinzipiell gleicher Funktionsweise wie ein MOSFET erhofft man sich bessere Leistung. FETs mit Nanoröhren-Technologie werden als Kohlenstoff-Nanoröhren-Feldeffekttransistor (CNTFET) bezeichnet.

Btw: Will jemand übermorgen für mich Betriebssystemdesign schreiben Voll geiles Thema, Klausur nervt aber.

Ähhh.....NEIN

 

[Lord]

Falscher Thread, sowas interessiert uns hier nicht. Bitte Startpost lesen!