Die PCIe-SIG habe ich jetzt nur herangezogen um zu zeigen, auf welchem Level ich Insider sein müsste, um eindeutige Belege dafür zu finden. Wie ich mehrfach dargelegt habe und wie Du fortwährend ignorierst, kann nicht nicht den Beweis erbringen, dass etwas nicht funktioniert, nur Du könntest den Beweis erbringen, dass es funktioniert.
Deine Geschichte von mehreren PCIe-Lane-Switches unterschiedlicher Generationen in den AM4-Chipsätzen ist auch frei erfunden und unbelegt, Du kennst den internen Aufbau ebensowenig wie ich, sie ergibt auch überhaupt keinen Sinn.
Deine Beispielboards sind allenfalls Indizien, bei denen dieser Umstand ja wie gesagt mit deiner eigenen Theorie erklärbar wäre, dass die Lanes der 300er- und 400er-Chipsätze eigentlich alle Gen3 beherrschen, dafür aber nicht zertifiziert wurden oder nur teilweise.
Mein Indiz hierfür, neben dem oben zitierten Artikel: Bei vielen X470-Boards von Asus, z.B. dem Prime X470-Pro heisst es:
Also, die selben Lanes dürfen im M.2_2-Sockel Gen3 sein, als PCIe-Slots aber nur Gen2. Warum das so ist weiss der Geier, es zeigt aber, dass es nicht um unterschiedliche Lanes geht, sondern um die selben. Vielleicht hat es was damit zu tun, wie Gen3-Lanes als Slots aufs Board gebracht werden, ich weiss es nicht, für mich sagt das aber eindeutig, dass es nicht zwei separate Gen3-Lanes gibt, sondern theoretisch alle vorhandenen Lanes Gen3 sein könnten, aber nicht dürfen.
Den internen Aufbau der 300er und 400ern stelle ich mir so vor, wie er beim B550 vermittel wurde, der technisch wohl nach dem gleichen Prinzip aufgebaut ist, also fast genau so wie bei Intel: Ein Haufen Multi-purpose-Lanes (bei Intel HSIO-Lanes), die USB3.x, SATA und PCIe/NVMe sein können und sich als PCIe/NVMe von x1 bis x16 (nur theoretisch beim X570, bei allen anderen maximal x8 oder nur x4) zusammenschalten lassen. Nicht ganz ersichtlich ist für mich, ob die USB-Ports bei AMD wirklich nur USB sein können und auch wirklich nur zwei 10Gbps können, 2-6 weitere 5Gbps und 6 480Mbps, Bei Intel ist ja auch so, dass eine gewisse Zahl (6 bei den Z-Chipsätzen AFAIK) fest als USB3.x gesetzt ist und einige HSIO-Lanes auch USB sein können, wobei je nach PCH auch nur ein Teil der USB3.x-Ports auf 10Gbps geschaltet werden kann, was für mich andeutet, dass eigentlich alle HSIO-Lanes es können, die Anzahl aber von Intel festgelegt wird, vielleicht sogar in Hardware beschränkt wird.
Zur PCIe5.0-Überlegung: Ich gebe Dir recht, dass das ein Problem sein könnte, aber ich halte es dennoch für ausgeschlossen, dass Alder Lake wirklich in Hardware nur 16x Gen5 und 12xGen4 (4x für M.2, 8x für DMI) enthält. Wenn überhaupt wird das auch wieder nur eine Vorgabe von Intel sein, dass die M.2-Lanes nur mit Gen4 ausgeführt werden, also entsprechende Switches, Muxes, Retimer oder was auch immer da nötig ist haben.
so recht Du aber hast, dass der Energiehunger und die Abwärme von PCIe5.0 für M.2-SSD ein großes Problem werden, und so gering auch der Nutzen einer weiteren Bandbreitenverdopplung von SSD in der Realität ist - wo ist der Bedarf nach mehr PCIe-Bandbreite den bitte mehr gerechtfertigt, als bei SSD, die von Gen4 schon wieder ausgebremst werden? Bei Grafikkarten sehen wir doch, AFAIK auch jetzt mit SAM, dass Gen4 eigentlich nichts bringt, höchstens bei auf x8 oder x4 beschnittenen Karten wie die Radeon 5500XT.
Man kann das auch nicht damit begründen, dass neue PCIe-Generationen schon immer erst bei der Anbindung der Grafikkarte eingesetzt wurden, weil SSD erst per PCIe angebunden wurden, als es schon Gen3 gab. Bei Z97 und X99 hat man schnell gemerkt, dass es für SSD immer die schnellstmögliche Anbindung sein sollte, PCIe2.0x2 war von Anfang an Müll. Beim Wechsel zu Gen4 auf X570 und jetzt bei Rocket Lake auf S1200 hat man immer auch die SSD gleichschnell angebunden, schon vorher hat erst AMD, dann bei Comet Lake auch Intel eingesehen, dass wenigstens ein SSD mit möglichst hoher Bandbreite direkt an die CPU gehört.
HWINFO ist ja so unfehlbar...
