Intel gibt Ausblick auf Cascade Lake als MCP mit 48 Kernen (Update)

jdl schrieb:
Das ist so pauschal falsch. Die Xeon W (so auch die HEDT Plattform) und SP aus der Skylake Familie haben entweder 1x512 oder 2x512 AVX512 Einheiten. Die Desktop und Mobile Skylake CPUs haben dagegen nur AVX2 Support. Die ersten CPUs mit AVX512 Support waren die XeonPhis, aber da war der Befehlssatz etwas anders.
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Nö!
SKL besitzt nur 2x256B und ab 10 Kerner halt je 2x256B!
Der SKL unterstützt sehr wohl AVX512. Wurde ab 5/2017 geupdatet. Ich spreche die ganze Zeit nur über HEDT die der Desktop gleich ist. Die W Reihe ist Desktop mit mehr Security Support! Die Architektur aber gleich!
Der WiKi Eintrag den du kopiert hast ist unvollständig!
Kaby und weiter bringen gleich 512B FPU für AVX512.
Die Kaby FPU geht nach 2.7 Millionen Taktzyklen in den slowmode.
Der SKL kann im AVX512 Mode noch weitere Sachen rechnen und der Zen nicht. Seine FPU kann entweder AVX 512 und Rest bleibt liegen bzw. im Wechsel! Deshalb performa der Zen auch so schlecht im AVX512 Mode.
 
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Jaimewolf3060, werfe bitte nicht die Skylake für den S.1151 (Skylake-S) mit den großen Skylake-X/-W/-SP für S.2066/3647 (also die mit Mesh) durcheinander.
The changes for Skylake-X over Skylake-S are three fold: a change in the L2/L3 cache arrangement, a new routing mechanism for cores to send data, and the inclusion of AVX-512 units.
...
AVX-512 by contrast is a distinct addition to the design, requiring a fairly substantial amount of die area (approx. 20% of a Skylake-S core). Much like AVX and AVX2 before it, the point of AVX-512 is bundling sets of data together and performing the same operation on all the data with one instruction, rather than eight or sixteen instructions.
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The six-core and eight-core Skylake-X parts support one fused FMA for AVX-512-F, although the 10-core will support dual 512-bit AVX-512-F ports, which seems to be located on port 5. This means that the 10-core i9-7900X can support 64 SP or 32 DP calculations per cycle, whereas the 8-core/6-core parts can support 32 SP or 16 DP per cycle.
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Übrigens solltest Du im Sinne einer besseren Diskussionskultur, um die es hier in diesem Forum wirklich gar mies bestellt ist, spätestens dann anfangen Belege für Deine Aussagen zu zitieren, wenn Dir schon jedem geschrieben hat, dass diese nicht korrekt sind. Zen unterstützt übrigens gar keine AVX512 Befehle und AVX2 bei 256Bit nur durch Aufteilung in zwei 128 Bit Operationen, weshalb es keine schlechte Performance bei Zen im AVX512 Mode gibt, sonder gar keine. Bei Zen2 sollen die AVX Einheiten auf 256 Bit Breite anwachsen, damit dürften dann AVX512 in zwei Schritten zu je 256Bit machbar werden. Durch die Aufteilung hat man weniger Performance, aber eben auch keine so hohe Leistungsaufnahme.
 
@jdl und Holt
Ich muss mich bei euch 2 entschuldigen.
Vor lauter Folien querlesen habe ich tatsächlich SKL-S und SKL-X/-W/-SP vertauscht!
Hier noch 2 Bilder von SKL und Zen.
AMD hat ganz gut abgeschaut bei Intel.
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Jaimewolf3060 schrieb:
AMD hat ganz gut abgeschaut bei Intel.
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Jop. Aber in Teilen ist die Umsetzung dann doch wieder leicht anders... Ist doch auch irgendwie klar, das sich irgendwann eine "beste" Lösung für ein Problem ergibt. Und wenn dann 2 Hersteller dieses Problem lösen wollen, werden die Lösungen sich immer ähnlicher ;)
 
Also bei AMD vs. Intel sidn bei der µArch aber schon recht deutliche Unterschiede erkennbar.
Von abgeschaut kann da doch echt keine Rede sein, allein bei der Integration der FPU in den Kern sieht man einen gewaltigen Unterschied.
 
Jaimewolf3060 schrieb:
Hier noch 2 Bilder von SKL und Zen.
AMD hat ganz gut abgeschaut bei Intel.
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Du laberst wieder mal einen Schrott. :lol:

Das sind Schemata aktueller x86-CPUs. Das Grundprinzip ist immer gleich - bis jemand einen komplett neuen Ansatz erfindet.

https://en.wikichip.org/w/images/thumb/0/02/zen_block_diagram.svg/1106px-zen_block_diagram.svg.png

Sieht irgendwie total anders aus. Ist aber das gleiche!

Soll ich dich ab heute "Trump" nennen, nur weil du eine vergleichende Darstellung zweier Schemata nicht von realem CPU-Aufbau unterscheiden kannst?
 
Zuletzt bearbeitet:
Was will Intel mit diesen Werten überhaupt zeigen?

Der Gegner von Cascade Lake AP ist eigentlich ja Rome, welcher bei AVX ca. den viefachen Durchsatz von Naples haben wird und bei Integer immerhin doppelt so schnell wird.
 
Das sieht ja böse aus. 2S mit 96 Kernen gegen 2S mit 64 Kernen -> 50% mehr Kerne und Speicherkanäle stream triad 24/16 gibt bei mir 1,5 -> wieso kommt intel auf 1,3? (spielt der "große" L3 von naples schon eine Rolle?) milc -> singlethread ohne sse/avx etc? wtf? wrf -> je mehr Kerne und Cache desto besser -> Vorteil Rome openfoam -> hier wird der 256mb L3 von Rome richtig einschlagen namd -> mit avx 512 gerade mal doppelte Leistung? Hier sollte eigentlich deutlich mehr drin sein. yask -> avx512 wie es sein sollte Dann kommen noch die Fußnoten mit "keine Sicherheitspatches auf INTEL installiert" und "für AMD extralahm kompiliert" oben drauf. Prost Mahlzeit! Insgesamt erschreckend. 2S Rome dürfte bis auf yask deutlich vorne liegen. Depp Learning ausgenommen, davon hab ich keine Ahnung.
 
Intel dürfte nur auf 1,3 kommen, weil die Leistung eben nie linear mit der Anzahl der Kerne skaliert. Je nach Anwendung skaliert sie besser oder schlechter mit mehr Kernen, aber irgendwann ist immer Schluss und dann bringen noch mehr Kerne auch nicht mehr Performance.
 
stream triad ist doch Speicherbandbreite oder irre ich mich da?
 
Du irrst dich nicht, was Holt schreibt ist falsch!

Der Speicherdurchsatz skaliert wohl so schlecht, weil der Interconnect einfach nicht mit der IF mithalten kann.
 
@senbei
Bei AMD immer noch Rechengang mehr für AVX512!
Da für AVX512 zwei Einheiten gekoppelt werden müssen.
Bzw. wird der Befehl in mOP zweigeteilt!
 
Gerade aus dem Grund wundert mich das namd-Ergebnis. 50% mehr Kerne und Bandbreite sowie avx512 sollte deutlich mehr als 100% schneller sein.
 
Da für AVX512 zwei Einheiten gekoppelt werden müssen.
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Bei AVX512 koppelt AMD da genau ncihts.
AVX512 wird bei Epyc ein nehmlich überhaupt nciht unterstützt.
Was du meinst ist vermutlich AVX2, dort wird die Berechnung zerstückelt und mit 2 Takten ausgeführt!

Ob Epyc 2 AVX512 ausführne kann will AMD noch nicht sagen.
 
Gamerkind schrieb:
Bei AVX512 koppelt AMD da genau ncihts.
AVX512 wird bei Epyc ein nehmlich überhaupt nciht unterstützt.
Was du meinst ist vermutlich AVX2, dort wird die Berechnung zerstückelt und mit 2 Takten ausgeführt!

Ob Epyc 2 AVX512 ausführne kann will AMD noch nicht sagen.
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Stand das nicht in irgend einen post von dir mit link zu Zen2, dass AMD 256Bit FPU bekommt und sogar AVX512 unterstützt!
Wenn es in Wirklichkeit immer noch kein Support beim Epyc2 für AVX512 gibt, ist der wirklich wie „MENCHI“ so gerne schreib KERNSCHROTT!
Da kann der Epyc2 256 Kerne habe und trotzdem nicht zu gebrauchen sein im Jahr 2020 ohne AVX512 Support!
Da zeigt sich doch wieder, wenigstens bekommt man bei Intel für Mehrpreis wenigstens was geliefert!
Peinlich AMD.....
 
Stand das nicht in irgend einen post von dir mit link zu Zen2, dass AMD 256Bit FPU bekommt und sogar AVX512 unterstützt!
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256b schon, aber das bedeutet doch nicht automatisch, daß auch AVX512 unterstützt wird.

Wenn es in Wirklichkeit immer noch kein Support beim Epyc2 für AVX512 gibt, ist der wirklich wie „MENCHI“ so gerne schreib KERNSCHROTT!
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Wieder mal hast du dich als Intel-Drohne geoutet:\

Da kann der Epyc2 256 Kerne habe und trotzdem nicht zu gebrauchen sein im Jahr 2020 ohne AVX512 Support!
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Also wenn du das ernst meinst, tust du mir sehr leid!
 
Coolit hat bestätigt, daß Cascade Lake AP mit Wasser gekühlt wird!
 
Gamerkind schrieb:
Coolit hat bestätigt, daß Cascade Lake AP mit Wasser gekühlt wird!
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Was wird Intel gegen das Chaos unternehmen, welche ihre Roadmap in der OEM-Community verursacht?
Neue Plattformen links und rechts, mangelnde Anleitung zu kritischen Übergängen, scheint man nicht mals mehr an zu sprechen.
 
Naja, was sollen sie auch anders machen?
Um nicht ganz den Abstand zu Rome zu verlieren, müßen sie die TDP halt auf 350W rauf prügeln.

Intel has no chance in servers and they know it
 
fortunes schrieb:
Direkt am Meeresgrund.

Intel schafft's doch echt. Die legen es echt drauf an, ausgelacht zu werden.
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Aus welchem Grund?
Intels früheren CPU wurden auch schon von CoolIT unterstützt, sowie Nvidia und AMD.
Diese Wakülösungen für die Industrie ist nichts neues, nicht peinliches sondern einfach normal.
 
Nein, normal ist das nicht, wir sprechen hier von 350W Standard-TDP!
 
Jaimewolf3060 schrieb:
Da zeigt sich doch wieder, wenigstens bekommt man bei Intel für Mehrpreis wenigstens was geliefert!
Peinlich AMD.....
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Guter Witz :lol: Bei Intel bekommt man noch voller Sicherheitslücken dazu die Leistung verringert und für den Schrott muss man deutlich mehr Geld zahlen.
 
Die Sicherheitslücken bekommst du auch bei AMD und ARM...
 
thegian schrieb:
Diese Wakülösungen für die Industrie ist nichts neues, nicht peinliches sondern einfach normal.
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Lustig, wie eine Wakü-Notwendigkeit für Server als "normal" schöngeredet wird.

Bei Servern sind 1HE-Passivkühler normal, die von einer (teilweise exorbitant lauten) Luftströmung gekühlt werden, die durch den Server zieht. Das klappt beim 48-Kerner von Intel aber nicht mehr - und schon gar nicht, wenn zwei dieser Heizkraftwerke in einer Maschine sitzen.

Also willst du tatsächlich bei deiner lächerlichen Aussage bleiben, dass WaKü in Servern "normal" ist? :rolleyes:

WaKü in Servern ist die gleiche Randerscheinung wie bei Gamern. Nur wollen Luxxer unter sich sowas nicht hören.

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Sir Diablo schrieb:
Die Sicherheitslücken bekommst du auch bei AMD und ARM...
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Nö. Seit Ryzen 2xxx sind die Sicherheitslücken per BIOS gepatcht, jede 400er-Platine ist sicher.

Und Zen2 bekommt Vollschutz "in Hardware". Bei Intel? Fehlanzeige.
 
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Nö, aber glaub ruhig weiter daran...
 
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