Nimm einen mit AMD Expo: https://www.mindfactory.de/product_...rau-DDR5-6000-DIMM-CL30-Dual-Kit_1504731.html
Den betreibe ich mit meinem 7950x3d völlig problemlos
Den betreibe ich mit meinem 7950x3d völlig problemlos
[Sammelthread] Ryzen DDR5 RAM OC Thread
- Ersteller Reous
- Erstellt am
Hey, bitte zerfleischt mich nicht gleich 
. Ich habe echt wenig Ahnung von der Materie aber ich habe das Gefühl das hier was nicht so läuft wie es soll. Vielleicht hätte der ein oder andere eine Idee wo ich evtl. ein paar Einstellungen vornehmen könnte damit die Kiste halbwegs rund läuft. Danke
. Ich habe echt wenig Ahnung von der Materie aber ich habe das Gefühl das hier was nicht so läuft wie es soll. Vielleicht hätte der ein oder andere eine Idee wo ich evtl. ein paar Einstellungen vornehmen könnte damit die Kiste halbwegs rund läuft. Danke
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Helldriver1234
Enthusiast
Habe mir jetzt die hier bestellt. Ist auch mit EXPO und sollte dann ja laufen, oder?
PasstHabe mir jetzt die hier bestellt. Ist auch mit EXPO und sollte dann ja laufen, oder?
G
Gelöschtes Mitglied 102156
Guest
Nachricht gelöscht
LuxSkywalker
Enthusiast
EXPO Ram sollte mittlerweile problemlos OotB laufen - das Kit sieht also m.e. nach gut ausHabe mir jetzt die hier bestellt. Ist auch mit EXPO und sollte dann ja laufen, oder?
Vollbestückung ist weiterhin nicht zu empfehlen wenn du dich nicht mit manuellen RAM Einstellungen befassen möchtest - also daher max. 2 Riegel
Beitrag automatisch zusammengeführt:
bitte einen ZenTimings Screenshot nachreichen - da hier alle für die RAM Timings dieses Programm verwenden, hilft das ungemein bei der Übersichtlichkeit der einzelnen Timings und SpannungenHey, bitte zerfleischt mich nicht gleich
...
hast du in diesem Thread schonmal ein wenig gelesen um dir einen Überblick zu verschaffen welche Timings bei dir aktuell noch zu optimieren sind?
RAM optimierung erfordert immer auch ein mindestmaß an Tests nach jeglicher Optimierung 😉
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Tag
Ich habe eine Anfängerfrage, es ist eine Verständnisfrage.
Bei der AM4 Plattform war es recht einfach, das optimale war synchron, also 1:1 oder 1:1:1
Bei AM5 ist es anders, gehen wir von 6000 MHz RAM aus, der FCLK ist 2000 MHz.
Wie ist dann das Verhältnis, 3:2:2, also FCLK 3 zu MCLK 2 zu UCLK 2 ?
Ich habe eine Anfängerfrage, es ist eine Verständnisfrage.
Bei der AM4 Plattform war es recht einfach, das optimale war synchron, also 1:1 oder 1:1:1
Bei AM5 ist es anders, gehen wir von 6000 MHz RAM aus, der FCLK ist 2000 MHz.
Wie ist dann das Verhältnis, 3:2:2, also FCLK 3 zu MCLK 2 zu UCLK 2 ?
Cyberbernd
Enthusiast
Hi
MCLK und UCLK sollte gleich sein. Also 2000 mhz mit Expo 6000.
Betrifft auch Redwolf... UCLK läuft nur auf halber Speed.
Verhältnis ..habe ich nicht. Meine Frau würde mich umbringen.
Gruß Bernd
MCLK und UCLK sollte gleich sein. Also 2000 mhz mit Expo 6000.
Betrifft auch Redwolf... UCLK läuft nur auf halber Speed.
Verhältnis ..habe ich nicht. Meine Frau würde mich umbringen.
Gruß Bernd
Induktor
Enthusiast
Im Notebook-Bereich wird's auch langsam was.
UrwaldWasserQuelle
Experte
Hallo,
ich möchte ein wenig tRFC senken, dazu hätte ich fragen.
Ich kenne die Liste im Startbeitrag, der auch sehr hilfreich war und ist, aber ich weiß nicht wie ich die beide darunter stehenden Werte (bei ZenTimings) tRFC2 und tRFCsb einordnen soll, denn ich nehme mal an das sie mit tRFC zusammenhängen?
Muss man die auch anpassen, müssen die niedriger oder gleich hoch sein wie tRFC, oder ist das vollkommen egal?
Aktuell sieht es so aus:
ich möchte ein wenig tRFC senken, dazu hätte ich fragen.
Ich kenne die Liste im Startbeitrag, der auch sehr hilfreich war und ist, aber ich weiß nicht wie ich die beide darunter stehenden Werte (bei ZenTimings) tRFC2 und tRFCsb einordnen soll, denn ich nehme mal an das sie mit tRFC zusammenhängen?
Muss man die auch anpassen, müssen die niedriger oder gleich hoch sein wie tRFC, oder ist das vollkommen egal?
Aktuell sieht es so aus:
LuxSkywalker
Enthusiast
ich habe mal folgende Formel aufgeschnappt:
tRFC2 = tRFC/1,84375
tRFCsb = tRFC/2,26923
also in meinen Fall:
tRFC = 360
tRFC2 = 196
tRFCsb = 158
ob jetzt tRFC2 und/oder tRFCsb in irgendeiner Form überhaupt in unseren System genutzt wird kann ich mangels Nachweis nicht nachhalten ^^
tRFC2 = tRFC/1,84375
tRFCsb = tRFC/2,26923
also in meinen Fall:
tRFC = 360
tRFC2 = 196
tRFCsb = 158
ob jetzt tRFC2 und/oder tRFCsb in irgendeiner Form überhaupt in unseren System genutzt wird kann ich mangels Nachweis nicht nachhalten ^^
Zuletzt bearbeitet:
UrwaldWasserQuelle
Experte
Danke für die rasche und hilfreiche Antwort
Hängen da noch weitere Werte an tRFC dran, die man auch anpassen könnte oder sogar muss?
Die beiden Werte habe ich eigentlich nur erwähnt, weil sie mir von der Schreibweise her zusammenhängen.
Hängen da noch weitere Werte an tRFC dran, die man auch anpassen könnte oder sogar muss?
Die beiden Werte habe ich eigentlich nur erwähnt, weil sie mir von der Schreibweise her zusammenhängen.
LuxSkywalker
Enthusiast
soweit mir bekannt hängen die tRFCxx nicht mit anderen Timings zusammen
die Liste hab ich lokal gespeichert - kein Plan ob es da noch andere Abhängigkeiten gibt
die Liste hab ich lokal gespeichert - kein Plan ob es da noch andere Abhängigkeiten gibt
UrwaldWasserQuelle
Experte
Danke,
ich hätte noch eine eher allgemeinere Frage, sieht irgendwas an all den Zahlen im Bild ... wie soll ich sagen ... krumm, falsch oder suboptimal aus?
ich hätte noch eine eher allgemeinere Frage, sieht irgendwas an all den Zahlen im Bild ... wie soll ich sagen ... krumm, falsch oder suboptimal aus?
Wolf87
Experte
Trfcsb ist soweit mir bekannt in der Amd Firmware nicht aktiv. Da Amd den fine granular mode nicht aktiviert hat (googelt mal nach AMD FGA). Trfc2 ist für Temperaturen über 85 Grad soweit ich das noch im Kopf habe. Wenn ihr beides auf 1 setzt dürfte nicht viel passieren. Last es auf Auto und gut.
Auf overclock.net habe ich viele Beiträge vom User Veii gelesen. Ich glaube der ist auch hier aktiv aber er hat zu Intel gewechselt. Er hat ein unglaubliches Wissen über Ram und wie die Timings zusammenhängen. Mal schauen evtl. fasse ich das mal zusammen. Final lässt sich jedoch aus seinen Posts lesen das selbst er manches nicht durchblickt. Leider gibt es seitens Amd auch wenig offizielles. Wäre cool wenn Amd da ein wenig Licht ins dunkle bringen würde vor allem weil sie ja auch nicht dem DDR5 jedec Standard zu 100% folgen.
Trefi 65528 trfc 404. Laut Veii ist Trefi max 65528 und dann brauchen wir auch krumme Timmings 404 +-32 ( 372 oder 436 usw.) um es entsprechen auf der Skala zu verschieben. Auch wenn der innere Monk sagt 130Nanosekunden sehen schöner aus.😅😅😅
Auf overclock.net habe ich viele Beiträge vom User Veii gelesen. Ich glaube der ist auch hier aktiv aber er hat zu Intel gewechselt. Er hat ein unglaubliches Wissen über Ram und wie die Timings zusammenhängen. Mal schauen evtl. fasse ich das mal zusammen. Final lässt sich jedoch aus seinen Posts lesen das selbst er manches nicht durchblickt. Leider gibt es seitens Amd auch wenig offizielles. Wäre cool wenn Amd da ein wenig Licht ins dunkle bringen würde vor allem weil sie ja auch nicht dem DDR5 jedec Standard zu 100% folgen.
Trefi 65528 trfc 404. Laut Veii ist Trefi max 65528 und dann brauchen wir auch krumme Timmings 404 +-32 ( 372 oder 436 usw.) um es entsprechen auf der Skala zu verschieben. Auch wenn der innere Monk sagt 130Nanosekunden sehen schöner aus.😅😅😅
Zuletzt bearbeitet:
LuxSkywalker
Enthusiast
da ich mir nicht 100% sicher bin welcher IC Hersteller auf deinem Corsair RAM sitzt kann ich erstmal nur:Danke für den Hinweis LuxSkywalker
Code:
tREFI = 65528empfehlen
danach könntest du noch versuchen tRAS und tRC anzupassen:
Code:
tRAS = tRCD+tRTP = 38+24 = 62
tRC = tRAS+tRP = 62+38 = 100weiterhin läuft dein Memory Controller "UCLK" nur mit halber Gesschwindigkeit (UCLK = 1550) - dieser sollte für beste Performace aber UCLK = MCLK eingestellt werden (was bei 6200MT/s RAM nicht immer funktioniert)
also dein BIOS durchforsten und nach der Einstellung UCLK suchen - entweder den ebenfalls auf 3100 setzen oder halt UCLK = MLCK
deine tRFC Werte sind mit 100ns schon ziemlich niedrig (was gut ist) - das hab ich so auch noch nicht gesehen ^^
weiterhin kannst du m.e. nach die VSoC und CLDO VDDP Spannung reduzieren
Code:
VSoC = 1.200V
CLDO VDDP = 1.000Vich würde erstmal nur tREFI anpassen dann tRAS und tRC, booten und testen - danach wenn stabil die beiden Spannungen nach unten anpassen, jeweils eins nach der anderen. Immer nach änderungen wenn stabil BIOS neu sichern und nächsten Schritt
!! HINWEIS !!
BITTE VOR JEGLICHER ÄNDERUNG IM BIOS EIN PROFIL ERSTELLEN, ES KÖNNTE SEIN DAS MIT MEINEN O.G. ÄNDERUNGEN DEIN SYSTEM NICHT MEHR STARTET UND DU DAS BIOS ZURÜCK SETZEN MUSST !
Wow Luke. Ich weiß gar nicht was ich sagen soll. Total nett von dir das du dir soviel Zeit für mein Anliegen genommen hast. Herzlichsten Dank dafür. Werde ich der Reihe mal testen genau so wie du es geschrieben hast. Liebe Grüße.
Helldriver1234
Enthusiast
Huhu,
heute ist der Speicher angekommen und läuft einwandfrei mit dem EXPO Profil.
Ich möchte mich nochmal bei allen bedanken, die mir geholfen haben den richtigen Speicher zu finden.
Danke danke danke..einfach top dieses Forum..auch wenn ich meistens immer nur fragen habe und selbst kaum helfen kann, wird mir geholfen..
heute ist der Speicher angekommen und läuft einwandfrei mit dem EXPO Profil.
Ich möchte mich nochmal bei allen bedanken, die mir geholfen haben den richtigen Speicher zu finden.
Danke danke danke..einfach top dieses Forum..auch wenn ich meistens immer nur fragen habe und selbst kaum helfen kann, wird mir geholfen..
LuxSkywalker
Enthusiast
das sind zusammenhängende Werte die ich so kenne
davon sind also nur tFAW & tWTRL noch nicht in deiner Liste
Beitrag automatisch zusammengeführt:
dein 7200er RAM wird m.e. wohl eher nicht OotB laufen - bei den allermeisten Ryzen 7000 ist bei maximal 6600 schluss, zumindest wenn du FCLK = MCLK fahren willst was idR die beste Latenz ergibt
ich würde den etwas runter takten und dann Spannungen absenken und die Timings versuchen massiv anzuziehen - du wirst auf jeden Fall manuell Hand anlegen müssen
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Na immerhin : )
Mit interaktivem ns Rechner
Also wenn ich tREFI/ tRFC teile, kommt in meinem fall 157,5519 heraus.
Heißt tRFC kann 157,5 mal in einem tREFI Zyklus refreshen.
Bei den vorgeschlagenen 436 tRFC 150,29 mal.
Also da fehlt mir noch Info : )
Mit interaktivem ns Rechner
Beitrag automatisch zusammengeführt:
Also soll, wenn ich tREFI durch tRFC teile, eine ganze Zahl rauskommen?
Beitrag automatisch zusammengeführt:
Also wenn ich tREFI/ tRFC teile, kommt in meinem fall 157,5519 heraus.
Heißt tRFC kann 157,5 mal in einem tREFI Zyklus refreshen.
Bei den vorgeschlagenen 436 tRFC 150,29 mal.
Also da fehlt mir noch Info : )
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Wolf87
Experte
@Veii
Ich zitiere hier mal Veii aus dem overclock Forum "RFC if you stay with 65535 maxed, is 320,352,384,416 ~ pick one that suits you
If you want to give 65528 a try , then its 308, 340, 372 ,404 " vielleicht liest er das ja und kann uns hier helfen mit seinem Historien Wissen (ist ja jetzt im blauen Team
Hängt irgendwie mit der Hexadezimal Umrechnung zusammen aber das ist auch nur das was ich aus dem Overclockforum gelesen habe
Ich zitiere hier mal Veii aus dem overclock Forum "RFC if you stay with 65535 maxed, is 320,352,384,416 ~ pick one that suits you
If you want to give 65528 a try , then its 308, 340, 372 ,404 " vielleicht liest er das ja und kann uns hier helfen mit seinem Historien Wissen (ist ja jetzt im blauen Team
Hängt irgendwie mit der Hexadezimal Umrechnung zusammen aber das ist auch nur das was ich aus dem Overclockforum gelesen habe
RFC immer in steps von 32.
65528 ist ein komisches Thema.
Leider unsicher wieso es sich so benimmt wie es sich benimmt, aber es ist konsistenter.
65535 und RFC steps von 32 - wäre das richtige. Von der Firmware und Binary Seite aus.
CKE müsste immer auf 5ns sein, und man runde hoch.
Die wichtigen angehängten Timings wie CPDED, tPPR, tCSH/tCSL, tXP , tXSR (sehr wichtig) ~ übernimmt dir AMD. "Leider"
RAS absolute minimum RCD+RTP. Erwartet kein angereihtes AutoRefresh.
Empfohlener RAS ~ CWL+RCDWR+WR. Bei der Formel welches keinen ROW-Miss garantiert, kann RC = RAS. Nur bei dieser Option
RAS und RC sind dynamische minimum Werte, keine fixen Werte. Der Nutzer setzt nur den Startpunkt dessen.
RAS average (optimum) minimum = RCD+RTP+tBURST (tBURST auf AMD ist 3. HW Seitig allerdings 8) ~ RCD+RTP+8
// solange nirgendwo bestätigt wird dass ihr 2 MC/VDDIO Links habt. Bei 2 links = +4 anstelle +8
RRDL:
16GB dimms 8+
24gb dimms 12+
RRDL bestimmt CCDL auf AMD, indirekt.
SC, SD/DR (rank, back-side), DD ([sub]channel), SC_Long
Sind alles mathematische offsets.
RDRDSC_L minimum = CCDL - ReadBurstChop (8) + ODTEnableDly (1)
WRWRSC_L minimum = CCDL(WR) - WriteBurstChop (8) + ODTEnableDly (1)
WTRS = RRDS *
WTRL = RRDL²
CCDLWR = CCDL²
* Wenn WTRL*2 = CCDLWR & WRWRSC_L ~ CCDLWR nützt, anstelle gleich CCDL wäre
Dann kann WTRS = RRDS/2.
tWR:
Immer 48
// Solange nicht bestätigt wird dass AMD 2 MC links pro DIMM nützt, ist es 48.
Ansonnsten mit FGR wäre das 16 für 16gb dimms, 24 für 24gb dimms (Zufall).
tFAW:
Für alle unsere DIMMs ~ 32.
32 für 1kb pagesize dimms
48 für 2kb pasesize dimms.
// Solange nicht bestätigt wird dass AMD 2 MC links pro DIMM nützt, ist es Wert 32/48 anstelle 16/24
RTP:
12, 13, 15, 16, 18, 20, 21?, 22, 24, 26
Skaliert nach mathematischen divider. Werte wie 14 und 17 sind nicht existent.
_DD (SD/DR) timings reale minimums:
tRDRD = 8
tRDWR = 16
tWRRD = 4
tWRWR = 6
// Solange nicht bestätigt wird dass AMD 2x32bit MC links pro DIMM nützt, sind dies die absoluten minimums. Ansonnsten alle Werte /2.
// Ja, sehr viele Boardpartner haben diese falsch.
tRP = tRCD , immer
tRP geschieht im Hintergrund wärend eines RRD bankgroup jump's.
Außer zu niedriges RAS erzwingt RP vor RAS einzusetzen und ROW-MISS Nutzerfehler zu korrigieren.
Wärend der korrektur, wird jede Operation gestoppt bis "wrong-row" wieder ein "ok" von Sensing-I/O bekommt und erst dann wird RAS fortgesetzt. Bzw gegebenfalls als gesammten Wert wiederholt.
CAS hittet immer die richtige COLUMN
RCD ist ein transition timing & der Hauptwert für IC binning.
RAS kann die falsche ROW erwischen.
65528 ist ein komisches Thema.
Leider unsicher wieso es sich so benimmt wie es sich benimmt, aber es ist konsistenter.
65535 und RFC steps von 32 - wäre das richtige. Von der Firmware und Binary Seite aus.
CKE müsste immer auf 5ns sein, und man runde hoch.
Die wichtigen angehängten Timings wie CPDED, tPPR, tCSH/tCSL, tXP , tXSR (sehr wichtig) ~ übernimmt dir AMD. "Leider"
RAS absolute minimum RCD+RTP. Erwartet kein angereihtes AutoRefresh.
Empfohlener RAS ~ CWL+RCDWR+WR. Bei der Formel welches keinen ROW-Miss garantiert, kann RC = RAS. Nur bei dieser Option
RAS und RC sind dynamische minimum Werte, keine fixen Werte. Der Nutzer setzt nur den Startpunkt dessen.
RAS average (optimum) minimum = RCD+RTP+tBURST (tBURST auf AMD ist 3. HW Seitig allerdings 8) ~ RCD+RTP+8
// solange nirgendwo bestätigt wird dass ihr 2 MC/VDDIO Links habt. Bei 2 links = +4 anstelle +8
RRDL:
16GB dimms 8+
24gb dimms 12+
RRDL bestimmt CCDL auf AMD, indirekt.
SC, SD/DR (rank, back-side), DD ([sub]channel), SC_Long
Sind alles mathematische offsets.
RDRDSC_L minimum = CCDL - ReadBurstChop (8) + ODTEnableDly (1)
WRWRSC_L minimum = CCDL(WR) - WriteBurstChop (8) + ODTEnableDly (1)
WTRS = RRDS *
WTRL = RRDL²
CCDLWR = CCDL²
* Wenn WTRL*2 = CCDLWR & WRWRSC_L ~ CCDLWR nützt, anstelle gleich CCDL wäre
Dann kann WTRS = RRDS/2.
tWR:
Immer 48
// Solange nicht bestätigt wird dass AMD 2 MC links pro DIMM nützt, ist es 48.
Ansonnsten mit FGR wäre das 16 für 16gb dimms, 24 für 24gb dimms (Zufall).
tFAW:
Für alle unsere DIMMs ~ 32.
32 für 1kb pagesize dimms
48 für 2kb pasesize dimms.
// Solange nicht bestätigt wird dass AMD 2 MC links pro DIMM nützt, ist es Wert 32/48 anstelle 16/24
RTP:
12, 13, 15, 16, 18, 20, 21?, 22, 24, 26
Skaliert nach mathematischen divider. Werte wie 14 und 17 sind nicht existent.
_DD (SD/DR) timings reale minimums:
tRDRD = 8
tRDWR = 16
tWRRD = 4
tWRWR = 6
// Solange nicht bestätigt wird dass AMD 2x32bit MC links pro DIMM nützt, sind dies die absoluten minimums. Ansonnsten alle Werte /2.
// Ja, sehr viele Boardpartner haben diese falsch.
tRP = tRCD , immer
tRP geschieht im Hintergrund wärend eines RRD bankgroup jump's.
Außer zu niedriges RAS erzwingt RP vor RAS einzusetzen und ROW-MISS Nutzerfehler zu korrigieren.
Wärend der korrektur, wird jede Operation gestoppt bis "wrong-row" wieder ein "ok" von Sensing-I/O bekommt und erst dann wird RAS fortgesetzt. Bzw gegebenfalls als gesammten Wert wiederholt.
CAS hittet immer die richtige COLUMN
RCD ist ein transition timing & der Hauptwert für IC binning.
RAS kann die falsche ROW erwischen.
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Wolf87
Experte
Großes Dankeschön für die ausführliche Zusammenfassung!!!
Disclaimer und FW Regelwerk:
CCDL wird selbstständig Pro Clock generiert.
CCDL wird ebenso auf die Nutzer Timings angepasst.
Direkten Zugriff zu CCDL wird einem nicht gewährt, allerdings kann man es indirekt beinflussen.
Der anliegende CCDL Wert, ist der höchste Wert entweder von RRDL oder SC_L.
Man nehme als Beispiel:
RRDS 8
RRDL 10
WTRS 8
WTRL 20
Dies verwendet das CCDL und CCDLWR Regelwerk.
CCDL wäre minimum 10 , und CCDLWR somit minimum 20.
Das heißt RDRDSC_L wäre minimum 10-8+1 (3).
Hat der Nutzer allerdings nun RDRDSC_L auf 4 stehen, setzt die Firmware die CDDL auf 11 hoch.
Bzw nachdem alle Bankgroups ausgeschöpft sind, und es "round trip" zurück zu der selben kommt
// _L = same group (SG) , roundtrip, long jump
// _S = different group (DG) , short jump
hast du ein freien nicht verwendeten Jump von 1 tCK
(11 angesagt, 10 benützt, 1ner nicht verwendet , 7 fehlend bis RRDS minimum delay von 8)
Das sammelt sich für 7*, und erst bei dem 8. mal erlaubt es dir entweder einen RRDS oder RRDL auszuführen und die 11 möglichen werden gefüllt bis zum RFC oder REFI.
= ~14% langsamer im gesammten Bild. Bzw ein verfehlter IC.
Ein weiteres Beispiel:
RRDS 8
RRDL 8
WTRS 7
WTRL 40
Das sagt der Firmware CCDS & CCDL dürften 8 sein.
Es sagt der Firmware das Shorts und Longs sofort hin und her springen dürfen.
Allerdings wenn wir das 5 mal nehmen, bis alle jumps fertig wären. 5 Reads ala 5x 8tCK RRD_X
Erst nach dem 5. mal kann ein Writeback passieren, zu der selben Bank worin man 1x Zugriff darauf hatte.
Im Grundegenommen nicht soo katastrophal, da writes überall landen dürfen und nahezu instant sind.
Sprich eher WTRS genutzt wird, und man zu den _Long's nur fällt, wenn alles andere voll ist. RRDL, WTRL, SC_L werden selten benutzt;
Aber wieder im längeren Bild gedacht , verzögest du Potentielle writes um fast den doppelten delay.
Ein drittes Beispiel:
RRDS 8
RRDL 8
WTRS 7
WTRL 16
Das hier klingt optimal, aber ist es weiterhin nicht, da WTRS höher ist.
Write to Read Short/Instant jump.
Abseits dass es 3 clock höher ist als es eigentlich sein kann (kann WTRS 4 sein)
Rechnen wir es mal aus
CCDL 8 - ReadChop 8 + ODTEnableDly 1 = 1 clock.
1 clock für RDRDSC_L gehe nicht.
Du kannst realistisch nicht durch 4 Bankgroups pro IC * 4 oder *8 Pro dimm seite, in einem einzigen clock durch.
Mit 2 clock würde es eventuell gehen bei RDIMM - welche 2 commands pro strobe gleichzeitig! ausführen können = echtes dual rank
Das würde alle 4 ICs Pro Seite ~ Pro subchannel füllen.
Jedoch in der Realität und mathematisch ist sowas nicht möglich.
Es würde von dir erwarten dass du entweder RTP (breathing delay after done RAS)
Oder WR (write recovery delay) höher stellst als die minimum 12 & 48.
Bzw würde 8 ICs füllen und dann auf RFC warten müssen, da die _Long delays zu kurz sind und apprupt abbrechen.
Sprich, selbst wenn es gut ausschauen mag und für small-dataset benchmarks schneller aussehe (welche kaum bis garnicht einen einzigen IC füllen)
Im gesammten Bild ist das langsamer.
Disclaimer und FW Regelwerk [Teil 2]
Im Specification Sinne, hat RRDS (minimum Strobe delay von 8 tCK)
nun, auf 8 zu sein
~ solange wir nur ein Signal zu beiden subchannels (A & B, 2 pro dimm) haben.
Und RRDL skaliert dementsprechend hoch mit dem Clock. 8++
WTRS hat der selbe Wert wie RRDS -1 zu sein, da ein Read schon geschehen ist und ODTEnableDelay nicht mehr benötigt wird.
Sprich minimum 7.
Nur wie man von der groben Formel oben eventuell sich vorstellen kann ~ bzw um einen guten OCer zu zittieren:
Wäre ein missed command ~ um die 50% Verlust.
Bloß ist es hier nur ein verfehlter jump und kann gegebenenfalls nur 8 clock mehr dauern. Kein roundtrip delay wie tRDWR_SG/DG
Dank dem habe ich einen "kleinen" eigenen exploit gefunden.
DDR4 & DDR5 können innerhalb 2 writes pro Read ausführen.
Eigentlich etwas mehr, aber sie schaffen 2 Stück.
Als Beispiel:
RRDS 8
RRDL 12
WTRS 4
WTRL 24
RDRDSCL = 12-8+1 = 5
Das heißt,
Wenn CCDLWR verwendet wird und WTRL genau doppelt von RRDL wäre (normal)
Wenn die SC_Longs ebenfalls korrekt sind (die minimums) und RTP nicht zuu tief.
Dann endet der Loop genau im richtigen Zeitpunkt um WTRS auf halben clock zu rennen.
Wenn nicht, wäre ein delay irgendwo zwischen Reads zu langsam oder zu kurz.
tWR & tRTP als Hauptvariablen.
Das selbe gehe auch mit RAS
Die eigentliche "always no row-miss" formel ist kürzer.
Nvidia verwendet das gerne für derren GDDR5++
Thema "optimal row buffer locality".
Aber ich bin noch ein amateur und habe den Trick noch nicht ganz rausgefunden
EDIT:
Jedenfalls sind RAS und RC dynamisch
Und RC habe mehrere MSR calls um refreshes dementsprechend anders zu verarbeiten,
Seit DDR4/LPDDR4 Zeiten schon. Bloß konnte nicht jedes DIMM PCB , alle API calls ausführen.
DDR5 nun habe 1000 verschiedene (MSR wurde zu API) calls. Es ist weitaus komplexer mit umso mehr spielerein, um irgendwie den langsamen RFC bottleneck zu umgehen
Ein langer RAS delay ist nicht soo schlimm. Mehrere Timings werden gleichzeitig ausgeführt und haben gleichzeitig abzuschließen.
Zuletzt bearbeitet:
Brauchst du nicht.
VDDIO/MC = VDD_CPU
Je niedriger desto besser. (meistens)
VDDQ_CPU auf AMD wird automatisch durch VDDQ Training reintrainiert. Als verstecktes offset.
VDDIO & procDQ - haben eine direkte Verbindung
VDDCR_SOC & procODT haben eine direkte Verbindung
VDDG & procODT haben eine indirekte Verbidung
VMISC und VDDG haben eine direkte Verbindung. (VMISC = feeding voltage)
tFAW immer 32.
tRDWR kann später noch runter zu 14.
Vergleiche das mit Si Software Sandra
Inter Thread Latency test
Vorher und nachher.
EDIT:
30-37 auf 1.35 VDD_MEM, 1.3 VDDQ_MEM , sollte laufen
Gehe auf Hynix-M, müsste auf Hynix-A auch gehen.
Teste es mit TM5 und gebe bitte Rückmeldung welche fehler auftauchen.
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