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stehen also erst später in rechnung ?
hat er jetzt 128 MB chache oder 256 ? weil geizhals mir irgendwie 128 sagt und abndere shops 256
statisches wear-leveling ist das bessere weil auch die kalten Bereiche (Daten die nur noch gelesen werden) der ssd mit einbezogen werden.Der Betreffende aus deinem Link spricht allerdings über die MLCs im Airbook, die nur über ein statisches und kein dynamisches Wear-leveling vefügen.
es handelt sich dabei nur um Ziffernfolgen bis maximal 28 Stellen, von denen dann sehr oft die eine oder andere einfach entweder ganz fehlt oder vertauscht ist.
Mit SLCs (aber die guten) passiert das nicht.
root@locutus:/root/test# sha1sum test*
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test1
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test2
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test3
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test4
57f9441e3f990214aea4c80ed6aeb37887f4fb23 test5
http://www.eettaiwan.com/STATIC/PDF/200808/EETOL_2008IIC_Spansion_AN_13.pdf@antiram.
das statische ear-leveling ist nur in bestimmten Fällen sinnvoll anzuwenden, die meisten guten SLCs haben ein dynamisch-statisches Wear-Leveling, das ist wohl der entscheidende Punkt.
Spansion schrieb:Dynamic wear leveling employs wear levels over the dynamic Flash array areas. Embedded Designs using dynamic wear leveling do not touch static data. In a Flash use model where 75% of storage is for code or static data, only 25% is available for wear leveling. This model offers higher level of Flash endurance compared to no wear leveling. Note that only one-fourth of the Flash cell array employs wear leveling.
A static wear-leveling algorithm evenly distributes data over an entire Flash cell array and searches for the least used physical blocks. The identified low cycled sectors are used to write the data to those locations. If blocks are empty, the write occurs normally. If blocks contain static data, it moves that data to a more heavily used location before it moves the newly written data. The static wear leveling maximizes effective endurance Flash array compared to no wear leveling or dynamic wear leveling.
der Cache wird aber nicht für Userdaten verwendet:@antiram.
die Fehlerrate der MLCs ist sicherlich ein Hardware-Problem, nämlich das Problem der MLC-Nand-Chips, denn es gab auch Probleme bei den Intel-M obwohl die auch einen Cache haben, wie die Mtrons
Ist die schneller als ne Raptor ?