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In den vergangenen Tagen kochten zwei Themen im Zusammenhang mit der Ausbeute in der Chipfertigung nach oben, die in der internationalen Presse für einige Verwirrung sorgten und auch in den Kommentaren unserer News hier und da thematisiert wurden. Wir nehmen dies zum Anlass, um zumindest ein paar Begrifflichkeiten und Berechnungsgrundlagen zu erläutern.
Eine der Meldungen, die in den vergangenen Tagen hochkochte, ist eine vermeintlich schlechte Ausbeute für Intels 18A-Fertigung. Diese soll bei unter 10 % liegen (Bericht #1, #2), was natürlich keinesfalls dazu führen könnte, dass ein solcher Prozess wirtschaftlich sinnvoll umzusetzen ist. Die Meldungen haben eine gewisse Brisanz, da die Intel-18A-Fertigung wahrscheinlich über Wohl und Wehe von Intels Fertigung insgesamt entscheidend sein wird. Intels Ex-CEO Pat Gelsinger verknüpfte höchstselbst seinen Erfolg oder Misserfolg an die 18A-Fertigung und musste Intel dann doch verlassen, bevor wir das eigentliche Ergebnis der Entwicklung kennen.
Dem gegenüber stehen Berichte über eine außergewöhnlich gute Ausbeute bei TSMC für deren N2-Prozess. Dieser soll bereits eine Ausbeute von mehr als 60 % vorzuweisen haben. Weniger als 10 % und mehr als 60 % suggerieren, dass TSMC in der Entwicklung seines zukünftigen Fertigungsprozesses sehr erfolgreich ist, während Intel deutlich hinterherhinkt.
Die Zahlen benötigen Kontext
Aber versuchen wir einmal dies besser einzuordnen: Als Pat Gelsinger im August 2024 von einer Defektrate von 0,4 (d0=0.4) sprach, sagte dies zunächst wenig aus, denn es kommt auf die Größe der Chips an, mit der diese Defektrate ermittelt wurde. Die Defektrate gibt an, wie viele Defekte auf einer Fläche von 1 cm² zu erwarten sind. Bei einer Defektrate von d0=0,4 sind 0,4 Defekte pro Quadratzentimeter zu erwarten.
Über einen Yield-Rechner, wie dem von SemiAnalysis, sind einige Rechnungen dazu recht einfach möglich. Nehmen wir die Defektrate von d0=0,4 und versuchen damit Chips am Reticle Limit von 26 x 33 mm = 858 mm² zu fertigen, so kommen wir auf einer 300-mm-Wafer auf 64 Chips, die belichtet werden können, auf nur fünf funktionsfähige Chips. Die Ausbeute beträgt hier also nur 8 %. Scribe Lines und Edge Loss, also Angaben zum Abstand der Chips zueinander und zum Rand des Wafers, haben wir auf den Standardwerten von 0,2 mm bzw. 3 mm belassen.
Bei der gleichen Defektrate von 0,4 und Chips mit 100 mm² an Fläche kommen wir auf 616 Chips pro Wafer, von denen dann 413 funktionsfähig sind. Die Ausbeute liegt hier bei etwa 68 %.
Dem entgegenstellen kann die Zahlen, welche wohl die Grundlage der Ausbeute von mehr als 60 % bei TSMCs N2-Prozess sein sollen. Sagen wir gefertigt wurden hier Chips mit einer Fläche von 3 x 3 mm = 9 mm². Nimmt man bei dieser Größe die Defektrate von d0=0,4, die Intel für Intel 18A angegeben hat, kommen wir auf eine Ausbeute von 96,5 %. Wie wir eben gesehen haben, wäre man selbst mit 10 x 10 mm = 100 mm² bereits bei 68 % und somit dürfte auch klar sein, dass die Angabe der Defektrate nicht die alleinige Größenangabe sein kann, über die ein Fertigungsprozess bewertet werden sollte.
Nicht ohne Grund verwenden Halbleiterhersteller zunächst einmal kleine Chips für einen neuen Fertigungsprozess, denn damit können sie sicherstellen, dass pro Wafer noch ausreichend viele Chips funktionsfähig sind. Man nennt diese Chips dann "Pipecleaner". Kein Chiphersteller wird sich mit einer neuen Fertigung an Chips mit 800+ mm² heranwagen.
Das, was wir oben mit den Zahlen und Annahmen beschrieben haben, ist bereits eine grobe Vereinfachung. Eine Defektrate bzw. die Defektdichteverteilung ist nicht von Wafer zu Wafer oder Los zu Los gleich. Hier gibt es gewisse Schwankungen, die bereits in den Vorbereitungsprozessen des Wafers und über Anlagenschwankungen dazu führen können, dass es ein Defektclustering gibt. Eine ungleichverteilte Defektdichte hat einen sehr großen Einfluss auf die Ausbeute.
Jeder Chiphersteller ist natürlich bestrebt, die Defektrate so gering wie möglich und die Ausbeute so hoch wie möglich zu halten. Typischerweise steigt die Ausbeute für einen Prozess über die Zeit und es gibt noch viele weitere Faktoren, die in diesen Modellen eine Rolle spielen. Eine Defektrate von d0=0,4 kann ebenso wirtschaftlich sinnvoll sein wie eine Defektrate von d0=0,2 oder weniger. Es kommt eben auch daran an, wie groß die Chips sind, die gefertigt werden und welchen Preis man dafür verlangen kann.
Wir wollten euch aufgrund der aktuellen Meldungen nur einmal etwas mehr Kontext zu den Zahlen geben, mit denen um sich geworfen wird und wie diese einzuordnen sind.