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Auf dem IEEE IEDM (International Electron Devices Meeting) wird Intel gleich mehrere Forschungspapiere vorstellen. Einige Details dazu hat man nun bereits im Vorfeld veröffentlicht, denn das eigentliche Meeting findet erst in der kommenden Woche statt.
Intel befindet sich aktuell in einer großen Umstrukturierungsphase hinsichtlich seiner Fertigungstechnologien. Aktuelle Produkte werden in Intel 7 gefertigt, was eine 10-nm-Fertigung in etlichen Optimierungs-Iterationen entspricht. Diesen Ruf will man bald abschütteln – Intel 4 und Intel 3 sollen in den kommenden beiden Jahren an den Start gehen und gemeinsam mit den Packaging-Technologien EMIB und Foveros Direct die eigenen Chips wieder an die Spitze bringen.
Darauf folgen werden Gate-all-Around-Transistoren (RibbonFet) und eine rückseitige Stromversorgung (PowerVia). Details dazu findet ihr in der ursprünglichen Ankündigung des Strategiewechseln von Intel.
Aber natürlich denkt man bei Intel schon über Techniken nach, die darüber hinaus angewendet werden sollen. Teilweise gibt es hier schon erste Forschungsergebnisse. So präsentierte man auf dem IEDM 2021 Foveros mit einer Kontaktdichte von 10 µm und ermöglich somit 10.000 Kontakte auf einer Fläche von nur einem Quadratmillimeter.
Für die kommenden "quasi monolithischen" Chips mit der nächsten Generation der Interconnect-Technik plant man einen Pitch von gerade einmal 3 µm. Die Schwierigkeit dabei ist zunächst einmal die korrekte Ausrichtung der Dies, so dass auch alle Kontakte korrekt ausgeführt sind. Zudem muss die Signalintegrität gewährleistet werden können, wenn viele derartige Verbindungen dicht zusammengepackt werden. Auf einen Quadratmillimeter würden dann etwa 111.000 Kontakte passen – eine Verzehnfachung in der Interconnect-Dichte. Damit sollen die Anforderungen zukünftiger Chips hinsichtlich der Bandbreite und Stromversorgung gedeckt werden können.
Wie lange diese Verkleinerung weiter vorangetrieben werden kann, lässt sich natürlich schwer abschätzen. Intel geht davon aus, dass es bis zu einem Pitch von 1 µm problemlos weitergehen wird und sogar bis 200 nm möglich sind.
Die Transistoren werden immer kleiner
Auch wenn die Angaben wie eine Fertigung in 7 nm wenig bis gar nichts mit der Umsetzung in der Praxis zu tun hat (diese 7 nm finden sich meist in keiner Kenngröße der Fertigung wieder), die Strukturgrößen werden auch in Zukunft zumindest in Teilbereichen immer weiter schrumpfen. Ein 2D-Transistor-Design besteht auch weiterhin aus einem 3D-Aufbau an verschiedenen Materialien. Diese Dimensionen sollen immer weiter reduziert werden. Entsprechend forscht Intel an Materialien und Materialkombinationen, die immer kleinere Strukturen möglich machen sollen. Intel spricht hier von Kanal-Breiten von gerade einmal drei Atom.
Für diese dünnen Materialien muss aber weiterhin ein möglichst guter Kontakt hergestellt werden. An den dazugehörigen Modellen forscht Intel aktuell. Auch müssen Materialkombinationen gefunden werden, die noch bei Raumtemperaturen eine hohe Leistung (hohe Schaltgeschwindigkeit) bei möglichst geringem Leckstrom ermöglichen. Die Simulation solcher Designs ist ebenfalls Bestandteil der Forschung.
Der FeRAM rückt näher
Daneben arbeitet Intel weiter an der Integration von FeRAM (Ferroelectric Random Access Memory). FeRAM kann unabhängig von der Fertigungsgröße deutlich kompakter hergestellt werden, als dies für SRAM der Fall ist. Da die zukünftigen Prozessoren immer mehr SRAM enthalten werden und FeRAM zudem schneller ist, zeigt man sich bei Intel natürlich bestrebt, die Integration von FeRAM schnellstmöglich umsetzen zu können. Mit Latenzen im Bereich von 2 ns präsentierte man 2020 bereits ein Niveau von L1-Cache, wie er aktuell in den CPU-Kernen zum Einsatz kommt.
Diese 1T-1C-Zellen sollen nun gestapelt werden können, dürfen dabei aber natürlich ihre Eigenschaften nicht verändern. Auch die Langlebigkeit spielt hier eine Rolle. Intel macht also weitere Schritte um den FeRAM in die Praxis überführen zu können.
Nun wird es für Intel darum gehen die Stränge auch zusammenzuführen. Die Fertigung in Intel 20A ist eine grobe Zusammenfassung dessen, was an Forschung alles läuft. Transistoren müssen kleiner und schneller werden. Speicherzellen in den Prozessoren werden ihre Eigenschaften deutlich verändern und anders gefertigt werden. Hinzu kommt das Packaging, welches dann alles zusammenbringen muss.