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Co-EMIB

  • Multi-Chip-Packages: Intel über Glassubstrate, Die-Testing und Package-Fertigung

    Bereits vielfach hatten wir darüber berichtet, dass nahezu alle Halbleiterhersteller einerseits die Entwicklung immer weiter optimierter Fertigungsgrößen mit immer feineren Strukturen vorantreiben und andererseits auch das Packaging zu einem immer wichtigeren Faktor wird. Die Chipentwicklung selbst bewegt sich immer an der Grenze des aktuell möglichen. Das Packaging eröffnet neue Möglichkeiten – sei es das Zusammenführen mehrere Compute-Chips... [mehr]

  • TSMC zeigt riesiges Chiplet-Design mit ebenso gigantischem Interposer

    TSMC reiht sich in die Reihe derjenigen ein, für die Moore's law noch lange nicht am Ende ist. Eine Kombination aus voranschreitenden Fertigungstechniken und neuen Design-Ansätzen soll dafür sorgen, dass wir noch über Jahre hinweg regelmäßige Steigerungen in der Packdichte und Rechenleistung sehen werden – so zumindest sieht dies Godfrey Cheng, Leiter des Marketing bei TSMC in einem Blogpost. Dabei gibt Cheng erstaunliche Einblicke... [mehr]

  • Intel: Co-EMIB kombiniert EMIB und FOVEROS in riesigen Packages

    Auf der SemiCon West hat Intel über neue Packaging-Technologien gesprochen. Zuletzt machte der Chipgigant mit der Nennung einiger neuer Daten zu FOVEROS auf sich aufmerksam. Co-EMIB soll die beiden bestehenden Packaging-Technologien für Intel zusammenführen. Während EMIB (Embedded Multi Die Interconnect Bridge) bereits bei den Kaby-Lake-G-Prozessoren sowie den Stratix-10-FPGAs zum Einsatz kommt, wird FOVEROS bisher nur bei den noch... [mehr]