[Sammelthread] AMD 45nm K10.5 "Shanghai"-Generation

[mr.dude]

Ich lese gerade noch etwas interessantes bei PCGH:

Der Befehlssatz wird erneut erweitert, diesmal um SSE5.

Dachte eigentlich, das kommt erst mit Bulldozer. Da hat man in Indien ja richtig Gas gegeben. Die erste x86 MIMD CPU.

 

[CyLord]

Könnte eine Überraschung sein!

 

[goldmund]

hab ich schon gepostet

 

[[HOT]]

Ich lese gerade noch etwas interessantes bei PCGH:


Dachte eigentlich, das kommt erst mit Bulldozer. Da hat man in Indien ja richtig Gas gegeben. Die erste x86 MIMD CPU.

Hab mir schon gedacht, dass das in den K10 Einzug finden wird, aber ich hätte mit Rev.D oder E gerechnet, nicht damit, dass das schon in der Rev.C Einzug findet.
Übrigens geht daraus noch eine interessante Info hervor: SSE5 beinhaltet quasi SSE4.x, lt. AMD hängt das nur von Intel ab, ob man das auch nutzen kann. Wenn AMD es schafft SSE4 irgendwie zu lizenzieren, kann der Neue alle x86 Befehlssätze ausführen, die es bislang gibt.

Hier mal ein direkter Vergleich zwischen Nehalem und K10.5:
http://aceshardware.freeforums.org/finally-an-image-of-shanghai-t405-15.html#5302

Die Hinweise verdichten sich, dass AMD mit den K10.5 CPUs ein sehr heißes Eisen im Feuer hat, zumal noch nichtmal alle Register gezogen wurden. ULK- und evtl. High-K-Fertigung steht später noch an und könnte nochmal nen Sprung geben, grössere L2-Caches wirds im Laufe 2009 auch noch geben. AMD macht auch ein riesengrosses Trara um die neue CPU, das hat man bei den 65nm Modellen nicht gesehen. Irgendwie beschleicht mit das Gefühl, dass die 65nm Phenoms irgendwie mit angezogener Handbremse laufen .

 

[goldmund]

Deneb 0MB L3 doesn’t have L3 cache disabled

This means that Deneb without L3 cache simply won’t have the L3 cache disabled, it will be produced without it...We can tell that 6MB of L3 cache takes a lot of space and it is likely that Deneb 0MB L3 is going to be AMD’s secret weapon that might lead to company’s recovery. This can easily be the smallest or among the smallest quad core chips on the market and we believe it will be massively smaller than Intel's Nehalem part.

http://www.fudzilla.com/index.php?option=com_content&task=view&id=6210&Itemid=35

 

[[HOT]]

Das verringert die Die Grösse wahrscheinlich um 20%, also kein Wunder, dass man so vorgeht. Aber der Native Quad ohne L3 kommt wahrscheinlich erst 2009 (Rev.D). Vorher werden das doch teildeaktivierte sein . Mehr als ein Die wird man mit dem frischen 45nm Prozess noch nicht fertigen.

 

[webjunkie23]

Irgendwie lese ich von AMD immer gutklingende Ankündigungen, aber seit dem K8 tröpfelt es nur noch was den Output angeht.

Die reden jetzt schon von 45nm CPUs und können noch nicht mal die 65nm Teile in wirklichen Stückzahlen und/oder leistungsfähigen Revision liefern. Irgendwas läuft da falsch.

 

[Mondrial]

Richtig, wahrscheinlich ist der 65nm nicht ideal für die aktuelle Architektur. Deshalb soll er so schnell wie möglich übersprungen werden...

 

[Nighteye]

Richtig, wahrscheinlich ist der 65nm nicht ideal für die aktuelle Architektur. Deshalb soll er so schnell wie möglich übersprungen werden...

unlogisch was du hier vermutest.

denn wenn die selbe architektur unverändert in 65nm oder 45nm oder 32nm verbaut wäre wären bei gleicher taktfrequenz kein geschwindigkeits vorteil enthalten.

 

[Mondrial]

Ich sag ja nicht, das an der Architektur nichts verändert wird. Sie wird Stück für Stück weiterentwickelt, aber die Basis bleibt weitestgehend gleich.

 

[mr.dude]

Die reden jetzt schon von 45nm CPUs und können noch nicht mal die 65nm Teile in wirklichen Stückzahlen und/oder leistungsfähigen Revision liefern. Irgendwas läuft da falsch.

Intel redet seit über einem Jahr von 45nm und können nicht wirklich Stückzahlen liefern. Also irgendwas läuft da auch falsch.

Btw, 65nm liefert AMD seit mehr als einem Jahr in ausreichend Stückzahlen aus. Und dazu aktuell mit dem G2 auch ein richtig gutes Stepping. Vielleicht ist es dir entgangen, aber es gibt mehr als nur 65nm K10 X4. Ist hier zudem vollkommen offtopic. Versuche beim nächsten mal beim Thema zu bleiben und etwas sinnvolles zu posten.

 

[Last Second]

Intel redet seit über einem Jahr von 45nm und können nicht wirklich Stückzahlen liefern. Also irgendwas läuft da auch falsch.

Btw, 65nm liefert AMD seit mehr als einem Jahr in ausreichend Stückzahlen aus. Und dazu aktuell mit dem G2 auch ein richtig gutes Stepping. Vielleicht ist es dir entgangen, aber es gibt mehr als nur 65nm K10 X4. Ist hier zudem vollkommen offtopic. Versuche beim nächsten mal beim Thema zu bleiben und etwas sinnvolles zu posten.

Vollkommen richtig was man aus dem K8 rausbekommen hat ist einfach unglaublich!
Und ich greif lieber zu nem AM2+ System mit nem K8 (G2) und warte auf nen ordentlichen Phenom, anstatt auf Intel zuwechseln , und übrigens ist die Architektur meiner Meinung nach wichitger als die Diegröße, das man die Prozzis immer weiter verkleinert wird auf dauer nicht möglich sein.

AMD hat den richtigen Schritt auf Langzeitebene getätigt, die Architektur des K10 skaliert besser mit steigender Zahlö an Kernen oder mit höher Taktfrequenz als Penryn.
So ist ein seltener 3GHZ Phenom im 32bitmodi gleich auf mitnem Q6600 @3ghz.

Im 64Bit Modi überflügelt er ihn sowas von krass.

Und das ist meiner Meinung nach eine sehr gute Leistung von AMD, solch eine fortschrittliche Architektur zu zaubern (so verbuggt sie imo auch sein mag).

Jediglich am Kern muss man noch pfeilen...

 

[Ero Sennin]

@mr.dude:
Danke schonmal für deinen Comment!
Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

@Last Second:
Will hier wirklich net spamen..aber du findest fast mehr 4Ghz Q6600er als 3Ghz Phenoms. Und dann bringt mir das skalieren ja auch nix, wenn ich 1Ghz weniger Takt hab. Da helfen bei weitem auch nicht die 64Bit!
Klar skaliert Phenom besser. Aber der Takt is noch zu klein! Für die wirklichen Cracks (natürlich nur)! Und, mit den Penryn Quads wird es sicher noch derber...zumal man bei den 45nm DualCores schon sieht, dass die richtig gut gehn.
Außerdem will doch AMD die DIE-Größe verkleinern und Intel wechselt bald (jedenfalls teils) die Architektur? Was du meintest ist sicher das Fertigungsverfahren!

Aber gut das so langsam Bewegung in die Architektur kommt!

@Goldmunds Post:
Heißt, dass das Deneb also kühler und billiger als alle Quads vorher sein könnte? Nicht so uninteressant. Aber da muss die Leistung dann noch stimmen..ansonsten lecker!

@all: Was war eigentlich mit Vista 64Bit SP1? War da nicht irgendwas "schädliches" drin für AMD!? Irgendwas mit dem Bug? Sry, aber ich habs nur mal auf dem rechten auge gelesen..

 

[[HOT]]

Ich glaube du hast Last Second einfach nicht richtig verstanden. Er redete davon, dass der die K10 Technik mag und begründete warum und ich kann ihm da nur voll zustimmen. Es ging dabei nicht im 3GHz oder 4GHz .
Auch wird bei jetzigen Anwendungen auch der Shanghai oft den Kürzeren ziehen. Die liegt ganz einfach daran, dass die Architektur nicht darauf ausgerichtet ist, mit 32Bit Standardsoftware Benchmarkrekorde zu erzielen, sondern eher im MT-Bereich und vor allem unter 64Bit+Vektorisierung. Der K10 ist eher für Server und WS konzipiert worden und zeigt da, nicht sehr überraschend, sehr gute Leistungen.
Noch krasser wird die Optimierung auf dieses Segment, wenn man sich den kommenden Montreal-Sockel G3 anschaut:

- G3MX-Pufferchips, damit ein K10 16 schnelle und vor allem billige unbuffered (!) DIMMs ansteuern kann (da sind FBDIMMs ein schlechter Witz gegen)
- IOMMU
- 4 kohärente HT3 Links, die alle genutzt werden können (bei SockelF maxmal 2, einer geht für Chipsatz drauf)
- DirectConnect (vermutl. PCIe) für Chipsatzanbindung
- 1MB L2-Cache pro kern sowie 6MB L3 für Quad und 12MB für Octa
- Neue interne Northbridge, die bis zu 8 Kerne direkt anbinden kann (Hydra)
- SSE5

Beim Endkunden komm davon nicht viel an. Der grössere L2 und vllt mehr Takt. Der Rest kommt über die Software. Immerhin hat da Winzigweich sich schonmal auf AMD Seite geschlagen, denn VS2008 besitzt K10 Optimierungen (SSE4a + AMB Support z.B.). Zudem wird 64Bit kommen und die MT-Fähigkeit der Programme nimmt stark zu.
Das sind die Baustellen, bei denen der K10 gewinnen kann.

 

[mr.dude]

Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

Naja, beim 6000+ wäre das mit Sicherheit keine gute Idee gewesen, der basiert immerhin noch auf der 90nm Fertigung. Aber auch bei 65nm Modellen, und da soll ja bald noch ein 3 GHz Modell kommen, stünde der Aufwand nicht im Verhältnis zum Nutzen. Das sieht wohl auch AMD so und vergrössert den Cache nicht, obwohl das anfänglich mit der Erhöhung der Latenz wohl mal vorgesehen war.
Die Grösse des L2 Caches ist beim K8 im Vergleich zum Core2 auch nicht alles. Sowohl Durchsatz als auch Latenz sind ebenfalls schlechter, was ja erst mit dem K10 beseitigt wurde. Genauso wie Taktrate nicht gleich Taktrate ist, sind auch Caches nicht zwangsläufig vergleichbar. Shanghai kann da vermutlich ebenfalls nochmal eine Schippe zulegen. Angeblich soll hier neuer Cachespeicher verwendet werden, der zB auch bessere Packdichten ermöglicht, um die Die Fläche zu verkleinern, oder die Leistungsaufnahme reduziert. Ob das eventuell eDRAM von IBM sein wird, bleibt abzuwarten.
Einen interessanten Artikel über einige Verbesserungen des Shanghai abseits der Architekturlogik gibt es übrigens hier. So wie es scheint, werden die ersten Modelle auch bereits mit Ultra-Low-K Dielektrika gefertigt.

 

[Ero Sennin]

Winzigweich

^^ O Mann hab ich grad auf dem Schlauch gestanden!

@mr.dude: Das Cache und Takt nicht gleich ne schnelle CPU machen weiß ich ja auch. So nooby bin ich ja auch nicht. Mich wunderte es nur, nachdem man jahrelang gesagt hat mehr cache bringt nix mit nem IMC, dass jetzt der Cache hochgeschraubt wird. Verstanden hätte ich es ja bei K10 Release, da neue architektur, aber die kamen ja auch net mit viel mehr raus, wenn man bedenkt, dass es Quads sind.
Aber ne wenn der möglicherweise schneller, besser eingebunden und kompakter ist wie der alte, dann ergibt das natürlich Sinn! Also ich denk ich steig denn durch.

Ok thx euch 2 schonmal...würde sagen abwarten ist die beste Lösung. Aber sieht schonmal fein aus, was da anrollt...und Bulldozer ist ja auch schon in Speku-weite.

 

[[HOT]]

Das hat AMD selber glaub ich nie gesagt, aber es wurde oft von anderen gesagt. Es ist natürlich quatsch, ein IMC kann den Cache nicht ersetzen. Der IMC macht nur Speicherzugriffe, die ja auch mit Cache noch erfolgen müssen, beschleunigen. Mehr Cache bringt natürlich immer mehr (sofern man keine Kompromisse in Sachen Latenz eingehen muss). Nur hat man bei AMD eben den Fokus nicht so auf Cache-Verkleinerung legen können. Das kam erst mit der Fertigungsallianz.

 

[Haruspex]

[...]

So wie es scheint, werden die ersten Modelle auch bereits mit Ultra-Low-K Dielektrika gefertigt.

Das wurde doch sogar schon mehr oder weniger offiziell geäußert.

The latest chips also contain faster transistors and wire insulation made with a new material called ultra-low-K dielectrics. The material absorbs less energy, so the chips are cooler and are more power efficient, En said.

http://www.informationweek.com/news/showArticle.jhtml?articleID=206901459

 

[mr.dude]

Mich wunderte es nur, nachdem man jahrelang gesagt hat mehr cache bringt nix mit nem IMC, dass jetzt der Cache hochgeschraubt wird.

Ja, das wurde und wird immer mal wieder gerne kolportiert. Aber sicher nicht von AMD. Wie HOT schon sagt, die beste RAM Anbindung kann den Cache nicht ersetzen. Es ist letztendlich eine Kosten-Nutzen-Frage. Viel Cache kostet Die Fläche und letztendlich Ausbeute pro Wafer. AMD konnte sich das gegenüber Intel bisher nicht leisten. Und da die Auswirkungen auf die Performance eben nicht so gravierend ausfallen, hat man sich weitestgehend beschränkt. Was L3 Cache betrifft, hier hätte AMD sicherlich schon beim Barcelona einiges mehr verwendet, nur war das mit 65nm wohl nicht möglich.

 

[Nighteye]

push

hoffentlich kann amd diesesmal alles einhalten

1Q 09 bis die ersten 45nm Dual Cores (regor) erscheinen sollen.

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.

 

[blacksnake51]

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.

Weil AMD gerade mal Samples produziert und bis die reif für den Massenmarkt sind, vergeht halt noch ein gutes 3/4 Jahr. Desweiteren haben sie einfach nix die Kapazitäten 65nm und 45nm jetzt schon parallel laufen zu lassen, was ja auch quatsch wäre, da die 65nm K10 ja jetzt erst richtig anlaufen.

 

[mr.dude]

frage mich wieso dass 1 jahr dauert wo sie jetzt doch schon 45nm produzieren.

Die Massenproduktion der 45nm Modelle soll ja erst Mitte des Jahres anlaufen, bisher sind das alles nur Samples. Darüber hinaus wird erstmal nur Fab36 45nm produzieren, und das werden wahrscheinlich ausschliesslich Quadcores sein. Vermutlich wird erst Fab38 Dualcore Produktionsstrassen spendiert bekommen, und die Umrüstung selbiger soll Ende 2008/Anfang 2009 abgeschlossen sein.

 

[Nighteye]

Wie uns ein Insider erklärte, wird AMD bei Heka und Regor ebenfalls Modelle mit und ohne L3-Cache anbieten und sein Produktportfolio hier breiter aufstellen und auch preislich nach unten ausrichten können

http://www.hardtecs4u.com/news/1500...zessoren_von_amd_teilweise_auch_ohne_l3-cache

was denkt ihr wie stark der geschwindigkeits unterschied mit oder ohne L3 chache sein wird ?

denn bei einem Dual Core stehen jedem kern ja extrem viel Chache zur verfügung

Anwendungstechnisch ist meine frage ist eher auf CPU lastige Spiele bezogen (zb C&C 3)

 

[F-kopp]

@mr.dude:
Danke schonmal für deinen Comment!
Was ich mich nur Frage: Warum jetzt (also bei Shanghai)?
Wäre es AMD net möglich gewesen zb. Einen 6000+ super Xtreme mit zb 8MB Cache zu bauen? Wegen mir auch für 50€ mehr..hätte vllt gegen C2D evtl. besser ausgesehn.
Oder ist das erst ab 45nm möglich..wegen der DIE-Größe?

ein k8 wird keinen großen Nutzen aus 8mb cache ziehen.
beim 6000+ mit seinen 3GHz sind das vllt. 10% maximal.
das lohnt sich erst ab 4 kernen oder 5Ghz und sowas wird man mit dem k8 nicht erreichen.

//edit:
Es wurde mal gesagt, dass sse5 etw. für die Leitung bei Spielen bringen könnte.
Inwieweit kann man das bestätigen.

 

[Nighteye]

weiss schon jemand ob die X2 & X3 eigentliche quad core,s mit deaktivierten kernen auf den markt kommen oder ob sie extra als dual bzw tripple core gefertigt werden ohne deaktiviertem kern in dem chip ?

was für einen vorteil hätte dass eine gegenüber dem anderen ?

ich denke mal wenn der chip auf 2 kerne verzichten würde hätte er sicher mehr platz für andere dinge und wäre daher besser als ein quad core mit 2 deaktivierten kernen. aber alles nur vermutung da ich kein spezialist in dem gebiet bin.

 

[DonGeilo]

weiss schon jemand ob die X2 & X3 eigentliche quad core,s mit deaktivierten kernen auf den markt kommen oder ob sie extra als dual bzw tripple core gefertigt werden ohne deaktiviertem kern in dem chip ?

was für einen vorteil hätte dass eine gegenüber dem anderen ?

ich denke mal wenn der chip auf 2 kerne verzichten würde hätte er sicher mehr platz für andere dinge und wäre daher besser als ein quad core mit 2 deaktivierten kernen. aber alles nur vermutung da ich kein spezialist in dem gebiet bin.

Also die Trippels sind soweit ich wieß alles DEFEKTE Quad´s, und die Dual´s sollen wohl auch als Dual´s gefertigt werden, allerdings kann ich mir gut vorstellen das auch dort DEFEKTE Tri´s oder Quad´s genommen werden, war beim K8 ja auch so.

 

[mr.dude]

Es wurde mal gesagt, dass sse5 etw. für die Leitung bei Spielen bringen könnte.
Inwieweit kann man das bestätigen.

Der Befehlssatz ist doch recht umfangreich, daher auch der theoretische Nutzen ziemlich vielschichtig. Angefangen von MIMD Instruktionen wie FMADD oder FMAC, über Shifts und Rotationen, bis hin zu bedingten Instruktionen. Gerade bei Spielen, wo auch viel Vektorrechnung betrieben wird, ist hier einiges an Potenzial. Die Frage wird eher sein, wie intensiv sowas genutzt werden kann, ohne die Kompatibilität zu älteren CPUs ohne SSE5 zu brechen. Wenn du genaue Informationen suchst, schau am besten mal in die Doku von AMD, White Paper Nummer 43479.

@Nighteye
X3 sind eigentlich Quadcores. Vermutlich ist hier ein Kern defekt oder lässt sich nicht besonders gut takten. X2 ist ein eigenständiges Design. Ob Quadcores, bei denen 2 Kerne deaktiviert werden, auch als X2 verkauft werden, muss man abwarten. Ich glaube eher nicht. Der Grossteil der Wafer Fläche sind potenzielle X4 und X3. Der Rest eher "Kleinkram".

 

[Nighteye]

laut den ersten Performancehochrechnungen soll der K10.5 aber ganze 15-30% schneller sein als der orginal K10.

dass kann ich nicht glauben, 15% never

dass wär bei 3 ghz soviel wie ein K10 mit 3450 mhz

der L3 chache und bug fixes machen bestimmt nicht soviel aus.

was denkt ihr ?

 

[Ero Sennin]

Naja die benches kamen immerhin von Intel und SUN und wenn der da schon so gut abschneidet im vergleich zum Ur-K10! Könnte ein nettes Teil werden..aber wenn man sich mal die Wolfs ansieht, muss da auch was kommen!

 

[Nighteye]

bei iergentwelchen benchmaks 15% muss ja nicht bedeuten dass man im alltag bei normalen anwendungen 15% mehr leistung hat.

daher vermute ich ist dass eher nicht so toll wie es sich anhört. jedenfalls für den durchschnittsuser oder zocker wie mich.