AMD bezieht Stellung - Bulldozer aus strategischen Gründen verschoben

Nein...nicht ganz

8 = 6 x 1,33333...

Also sind 8 genau 33% mehr x als 6 bzw. hat 6 genau 33% weniger x als 8.

Setzen wir aber die 8 = 1 bzw. 100% sind davon eben 6 = 75%.

Verstanden :)
 
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Prozentrechnung ist wirklich nicht schwierig. Auf die Bezugsgröße kommt's halt an.

"Wieviel ist 8 mehr als 6" => die "6" sind die 100%.

"Wieviel ist 6 weniger als 8" => die "8" sind die 100%.

Deswegen ist das was MoggeleMuh geschrieben hat mathematisch korrekt. 8 ist 33% mehr als 6. Andersrum: 6 ist 25% weniger als 8.

Bitte nicht die Mathematik neu erfinden wollen. So wie sie ist, ist sie gut.
 
Zuletzt bearbeitet:
Leude leude es ist keine einfach zahlenaufgabe sondern eine TEXTAUFGABE

Es ging nach Mogglemuh um mehrleistung von 33% das ist aber mit 33%mehr kernen bei statt 6=8 nicht gegeben... somit mathematisch und logisch falsch.

Es sind 33%mehr kerne die im verhältnis da 8=100%entspricht aber nur 25% mehr leisten können und da isset vollkommen egal wie relativ das ist!:wink:
 
Irgendwie ein Versagerladen wenn man an die ersten Phenoms denkt welche ausgeliefert wurden.

Nur dass der 'Versagerladen' den Fehler vor der Auslieferung gefunden hat - während der 'Nicht-Versagerladen' bei einem ähnlichen Fehler eine Rückrufaktion starten musste... (aka eine sehr grosse Menge fehlerhafter CPUs verkauft wurden).

Bringen aber solche Geschichten etwas? Ich denke nicht.

Es trat eventuell ein Problem auf. Na und? Solange das vor dem Verkauf beseitigt wird, ist das doch vollkommen OK. Ich warte lieber auf einen relativ fehlerfreien Prozessor (alle CPUs haben irgendwo Fehler), als jetzt einen zu bekommen der Probleme macht.
 
Ur lustig das Statement von dem PR Fuzzi. Man kann wohl wieder davon ausgehen dass der Bulldozer ned so gut gehen wird und AMD halt wie immer mit den Preisen in den Keller wandert. Sandy E will ich gar nicht darüber nachdenken ;)
Irgendwie ein Versagerladen wenn man an die ersten Phenoms denkt welche ausgeliefert wurden.

Mit Blick auf dein System kann man dich getrost ignorieren und als lächerlich bezeichnen.
Zum Glück gibts hier genügend Leute mit Intel-Systemen, mit denen eine vernünftige und vor allem unvoreingenommene Diskussion möglich ist.

Und so langsam wird dieser Thread wieder durch diese ganze "rosarote Sichtweise" missbraucht.

BTT
Die Begründung des Marketing-Spezis kann ich nachvollziehen, aber im Hinterkopf habe ich dennoch einige Bedenken, welche wirklichen Gründe es denn seien könnten.
Mal schauen, was die E3 so hergibt und wir können uns hier weiter (blau gegen grün) anpöbeln. :stupid:
 
OMFG

Bei einer !!MEHRLEISTUNG!! gehe ich aber immer vom alten Produkt aus und das ist nunmal der PhenomII X6 mit 6 Kernen (sonst würde man es ja WENIGERLEISTUNG nennen). Somit ist 6=100% - 8 = 133 1/3 %.
Diese Gegenüberstellung sagt aber rein gar NICHTS über die Leistung aus, da man wie schon soooo oft gesagt Äpfel (Phenomkerne) nicht mit Birnen (Bulldozerkerne) vergleichen kann.

Ende und out
 
Sollte ein Bulldozer Modul wirklich so schnell sein wie ein 2 aktuelle Kerne (mit gleichem Takt?), ist es durchaus möglich, dass 30% Mehrleistung gegenüber einem Hexacore mit gleichem Takt erreicht werden kann.
Dazu kommt auch noch Turbocore 2.0, was es auch im Singlethread Modus verbessert.
Zudem hat AMD schon die deutlich verbesserte Energieeffizienz bekanntgegeben. Auch wenn diese Zahlen übertrieben sind, ist da noch ein guter Wert zu haben.
Und man kann eindeutig von einer Mehrleistung gegenüber Phenon II X6 ausgehen, durch die verbesserte Architektur und der kleineren Strukturgröße.

Zu euren Rechenspielen:
Ein 8 kern Prozessor hat 33% mehr Leistung, als ein 6 Kerner, unter der Bedienung, dass die Kerne sich weder gegenseitig beeinflussen, und jeweils identisch sind.

Da das prinzipiell eine neue Architektur ist, sind solche Verbesserungen durchaus möglich, aber das ist mehr Spekulation.

Da die Entwicklungszeit ziemlich lang war, kann man also davon ausgehen, dass die Architektur entweder sehr leistungsfähig ist, oder das ganze aus Druck nun veröffentlicht wird, obwohl das Konzept unstimmig und noch nicht ausgereift ist. Also entweder ein Erfolg oder "ein Griff ins Klo".

Daher kann man davon ausgehen, wenn man nicht vom 2. Fall ausgeht, dass der Fehler, über den Spekuliert wird, relativ gut lösbar ist und maximal eine gewisse Verzögerung bringt.
Wenn es nicht doch die strategischen Gründe sind.
Also lohnt es sich wohl, noch etwas zu warten..
 
Wenn 1 BD Modul bei gleichem Takt wirklich immer schneller wäre als 2 K10.5 Kerne, dann würde der BD bei manchen Benchmarks Kreise um SB ziehen.
Von gleichem Takt habe ich nichts gesagt. Das bleibt Spekulation. Ansonsten, die Infos stammen von der ISSCC 2011. Auf P3D gab es eine News dazu (siehe Folie).


Ich vergleich cmt mehr mit Physischem Kern als mit smt.
Nimmst du die Fpu als Grundlage für einen Physischen Kern?

Wie kommt Amd auf 12% nur den Integer? Die geteilten Ressourcen werden grösser, Pipeline etc.

Wenn Cmt eine so neuartige Architektur ist, wo fängt eine neue Architektur an?
Wenn man die Pipeline verändert? Wenn man 2Kernen 1 Fpu gibt? Wenn man den L3 Cache einführt? Wenn man den Fsb rauswirft...

Sind Bulldozer 8 logische oder Physische Kerne?
Scheinbar hast du deswegen Probleme, das Konzept zu verstehen. Weder SMT noch CMT ist mit zwei vollwertigen Kernen zu vergleichen. Sehe CMT einfach als aggressivere Alternative zu SMT. Der grundlegende Unterschied ist, dass CMT zusätzliche Ausführungseinheiten mitbringt und damit eine höhere Skalierung ermöglicht. Mit der FPU hat das konkret nichts zu tun. Oder worauf willst du diesbezüglich hinaus?

Auf 12% kommt AMD wahrscheinlich, weil es die Ingenieure ermittelt haben?

CMT ist keine Architektur, CMT ist ein Konzept. Von mir aus auch Design, aber keine Architektur. Die Bulldozer Architektur hätte man natürlich auch ohne CMT realisieren können. Das wäre dann nur nicht so effizient geworden.

Bulldozer (Orochi) hat 4 physische Kerne mit jeweils 2 logischen Prozessoren pro physischem Kern. Praktisch genauso wie Nehalem / Sandy Bridge. Nur dass bei AMD die 2 logischen Prozessoren pro physischem Kern mittels CMT, bei Intel hingegen mittels SMT realisiert werden.

Und wie gesagt ist ein Bully Modul 2kern mit weniger transen ausgestattet als ein Phenom 2Kerner
Ich frage mich ehrlich gesagt, wie du auf diese Erkenntnis kommst. Wenn ich grob überschlage, komme ich bei einem K10.5 Kern auf nicht mal 50 Mio Transistoren. Für zwei Kerne wären das also weniger als 100 Mio Transistoren. Bei einem Bulldozer Modul komme ich hingegen auf über 120 Mio Transistoren. Alles natürlich ohne L2 gerechnet. Wie auch immer. Die Basis deiner Betrachtung ist grundlegend falsch. Du gehst davon aus, dass Performance pro Transistor identisch wäre und willst dann anhand der Transistoranzahl die Performance ableiten. Das funktioniert aber nicht. Performance pro Transistor bzw pro Fläche soll ja gesteigert werden.
 
Zuletzt bearbeitet:
Ich hätte da mal eine Frage:

der 4 Modul BD kann ja dank CMT 8 Threads abarbeite.(Da sind wir uns hoffentlich einig).
Angenommen ich Programm X arbeitet mit 4 Threads, werden die Threads dann auf die ersten beiden Module Aufgeteilt oder auf alle 4 Module?

Rein Rechnerich: BD MODUL: 180%. 100% vom Physischen Prozessor und die restlichen 80% dank CMT.
Würde mann die 4 Threads aber auf 2 Module aufteilen, hätte man nur 360% Leistung.
Würde man es auf 4 Module aufteilen, hätte man ja 400% Leistung.

Kann mir da jemand sagen, wie AMD das managen wird?
 
Ich hätte da mal eine Frage:

der 4 Modul BD kann ja dank CMT 8 Threads abarbeite.(Da sind wir uns hoffentlich einig).
Angenommen ich Programm X arbeitet mit 4 Threads, werden die Threads dann auf die ersten beiden Module Aufgeteilt oder auf alle 4 Module?

Rein Rechnerich: BD MODUL: 180%. 100% vom Physischen Prozessor und die restlichen 80% dank CMT.
Würde mann die 4 Threads aber auf 2 Module aufteilen, hätte man nur 360% Leistung.
Würde man es auf 4 Module aufteilen, hätte man ja 400% Leistung.

Kann mir da jemand sagen, wie AMD das managen wird?

Gute Frage! Hat etwas mit der Energieverwaltung und Turbocore zu tun.
Wahrscheinlich ist es am sinnvollsten es auf 2 Module zu konzentrieren, die anderen abzuschalten und Turbocore laufen zu lassen. Aber das ist eher eine Vermutung.
 
Bulldozer (Orochi) hat 4 physische Kerne mit jeweils 2 logischen Prozessoren pro physischem Kern. Praktisch genauso wie Nehalem / Sandy Bridge. Nur dass bei AMD die 2 logischen Prozessoren pro physischem Kern mittels CMT, bei Intel hingegen mittels SMT realisiert werden.

genau da wollte ich drauf hinaus... und nein ich gehe nicht davon aus, das die leistung parralel was mit der transistorzahl zu tun hat. aber es ist ein nicht unerheblicher faktor...
intel hat 1 physischen und einen logischen kern smt
bei amd beschreibst du jedoch
4physisch + 8 logisch =12 und genau das ist das was uns trennt

könntest du da etwas mehr drauf eingehen?
 
genau da wollte ich drauf hinaus... und nein ich gehe nicht davon aus, das die leistung parralel was mit der transistorzahl zu tun hat. aber es ist ein nicht unerheblicher faktor...
intel hat 1 physischen und einen logischen kern smt
bei amd beschreibst du jedoch
4physisch + 8 logisch =12 und genau das ist das was uns trennt

könntest du da etwas mehr drauf eingehen?

Nicht +
Intel
Physisch 4
Logisch 8
BD:
Physisch: 4
Logisch 8
Phenon X6
Physisch 6
Logisch 6
Man sollte die nicht addieren, sondern getrennt beachten.

Bei Hyperthreadeing wird pro Logischer Kern ein 2. Simuliert, um eine bessere Auslastung zu erreichen.
Dies kann zu mherleistung führen.
Bei BD teilen hat das Modul die zentrale Recheneinheit, die, die die Leitung ausmacht 2 mal.
 
Zuletzt bearbeitet:
Kann mir da jemand sagen, wie AMD das managen wird?

Ich vermute, daß der Scheduler des OS da ein gehöriges Wörtchen mitzureden hat, bzw. die Aufgaben immer auf den Kern verteilt, der am wenigsten zu tun hat. Das beobachte ich zumindest hier unter Win7.
 
Ich vermute, daß der Scheduler des OS da ein gehöriges Wörtchen mitzureden hat, bzw. die Aufgaben immer auf den Kern verteilt, der am wenigsten zu tun hat. Das beobachte ich zumindest hier unter Win7.

Das ist aber nun eher unerwünscht aus energetischen Gründen, nun, wo ganze Einheiten ausgeschaltet werden können.
 
Das ist aber nun eher unerwünscht aus energetischen Gründen, nun, wo ganze Einheiten ausgeschaltet werden können.

Das ist auch schon unerwünscht gewesen, seit das Powergating im Nehalem eingebaut wurde.
Um das so zu implementieren, daß der Prozessor das allein regelt, müsste man entweder einen scheduler im Prozessor selbst einbauen, der das nochmal umverteilt, oder den vom OS wieder umbauen.
 
Das ist auch schon unerwünscht gewesen, seit das Powergating im Nehalem eingebaut wurde.
Um das so zu implementieren, daß der Prozessor das allein regelt, müsste man entweder einen scheduler im Prozessor selbst einbauen, der das nochmal umverteilt, oder den vom OS wieder umbauen.

Vielleicht ist das ja AMDs Problem?
Prinzipiell müsste ja das OS sich auch irgendwie mit dem Turbocore kommunizieren...

Und es wäre mal eine sinnvolle Neuerung, wenn der Prozessor selbst die Energieverwaltung übernimmt und Infos des OS optional dafür verwendet..
 
Zuletzt bearbeitet:
Vielleicht ist das ja AMDs Problem?

Falls sie ein Problem haben, dann sicherlich nicht damit. Denn die Idee mit dem scheduler im Prozessor, wäre vollkommen intransparent für das OS und damit nicht empfehlenswert.
Ich denke, da sind die Softwarehersteller in der Pflicht.
 
Falls sie ein Problem haben, dann sicherlich nicht damit. Denn die Idee mit dem scheduler im Prozessor, wäre vollkommen intransparent für das OS und damit nicht empfehlenswert.
Ich denke, da sind die Softwarehersteller in der Pflicht.

Möglich. Unter Linux gabs ja auch mit Turbocore probleme.
Naja, auf jeden Fall ein interessantes Thema, mir fehlen nur gerade die Hintergrundinfos.
 
Mir fehlen dazu auch die nötigen Infos, daher kann ich nur spekulieren. Dafür gibt es aber User hier, die sich ganz tief in die Fakten eingegraben haben und dies zumindest etwas erhellen können.
 
Mir fehlen dazu auch die nötigen Infos, daher kann ich nur spekulieren. Dafür gibt es aber User hier, die sich ganz tief in die Fakten eingegraben haben und dies zumindest etwas erhellen können.

Woher bekommt man denn so einen Fortbildungkurs in Sachen Chipdesgin, Ferigung, Energiemagnagment und Prozessorarchitektur für Interessierte?
 
Nicht +
Intel
Physisch 4
Logisch 8
BD:
Physisch: 4
Logisch 8
Phenon X6
Physisch 6
Logisch 6
Man sollte die nicht addieren, sondern getrennt beachten.

Bei Hyperthreadeing wird pro Logischer Kern ein 2. Simuliert, um eine bessere Auslastung zu erreichen.
Dies kann zu mherleistung führen.
Bei BD teilen hat das Modul die zentrale Recheneinheit, die, die die Leitung ausmacht 2 mal.
eben nicht michael smt cmt und normale kerne sind grundlegend verschieden
intels physischen kern als 2er smt hinzustellen, ist ebensofalsch wie, wenn ich bei amd jetz eine vermutung über dudes ansicht machen würde...
4physisch 4 logisch ist bei amd nicht der fall...
entweder 8 logisch oder 8 physisch, da die threads parralel aber getrennt cmt laufen, bei intel parralel aber nicht getrennt smt

---------- Beitrag hinzugefügt um 17:39 ---------- Vorheriger Beitrag war um 17:37 ----------

Woher bekommt man denn so einen Fortbildungkurs in Sachen Chipdesgin, Ferigung, Energiemagnagment und Prozessorarchitektur für Interessierte?

google <-- schleichwerbung oder studieren
 
eben nicht michael smt cmt und normale kerne sind grundlegend verschieden
intels physischen kern als 2er smt hinzustellen, ist ebensofalsch wie, wenn ich bei amd jetz eine vermutung über dudes ansicht machen würde...
4physisch 4 logisch ist bei amd nicht der fall...
entweder 8 logisch oder 8 physisch, da die threads parralel aber getrennt cmt laufen, bei intel parralel aber nicht getrennt smt

1. Schreibe bitte verständlicher
2. Meine Definition:
Logisch: Kerne auf die vom scheduler als kerne ausgelastet werden
Physisch: Einheit, die alle für einen Funktionsfähigen Kern gebrauchten Einheiten haben, oder mehr.
 
@Bitch und andere

SMT beruht darauf, durch die Vorspiegelung zweier logischer Kerne die Rechenwerke des einen physischen Kerns besser auszulasten, was in erster Linie durch Vollpacken der Pipeline des physischen Kerns passiert.
CMT geht hier einen Schritt weiter und verdoppelt auch Teile der Kernlogik.
 
Bitch schrieb:
4physisch 4 logisch ist bei amd nicht der fall...
entweder 8 logisch oder 8 physisch, da die threads parralel aber getrennt cmt laufen, bei intel parralel aber nicht getrennt smt

DA verstehst du grundlegend etwas falsch.
Bei Thuba waren noch alle Physischen Kerne im OC dann logische.
Bei Bulldozer bzw. Sandy Bridge, gibt es nur 4 Physische Kerne, dafür aber ingesamt 8 logische, weil durch SMT oder CMT eben pro physischen Kern ein logischer dazu kommt, wobei im OS dann natürlich wieder alle acht logische Kerne sind.
 
@Bitch und andere

SMT beruht darauf, durch die Vorspiegelung zweier logischer Kerne die Rechenwerke des einen physischen Kerns besser auszulasten, was in erster Linie durch Vollpacken der Pipeline des physischen Kerns passiert.
CMT geht hier einen Schritt weiter und verdoppelt auch Teile der Kernlogik.

So und ist cmt in form eines bulldozer moduls jetz 2fach physisch oder logisch?

nach michaels beschreibung physicsh da jeder bulldozer kern alles zur verfügung hat... meiner meinung nach auch
amd vermarktet sie vielleicht aus diesem grund auch so

da ich aber denke das dude hier grundlegend im thema ist hätt ich das gern erläutert
vielleicht liege ich ja vollkommen falsch
 
So und ist cmt in form eines bulldozer moduls jetz 2fach physisch oder logisch?

Im in deiner Terminologie zu bleiben: 2mal logisch, etwas mehr als 1mal physisch.

Siehe dazu das angehängte Flußdiagramm: Jedes Bulldozermodul, gerne auch Kern, hat eine FPU und 2 Integers. Intel hat hier nur Einen.
 
Im in deiner Terminologie zu bleiben: 2mal logisch, etwas mehr als 1mal physisch.

Siehe dazu das angehängte Flußdiagramm: Jedes Bulldozermodul, gerne auch Kern, hat eine FPU und 2 Integers. Intel hat hier nur Einen.

Hmm, also nehmen wir mal einen hypothetischen Prozessor mit einem Bulldozermodul, i.e. 2 'logischen' Cores. Der Scheduler entscheidet sich, Thread A auf einem, Thread B auf dem anderen logischen Core laufen zu lassen. Solange beide nur die Integercluster beanspruchen, is das ja alles okay, aber:

Was, wenn beide Threads ploetzlich die FPU nutzen wollen? Wie entscheidet der Prozessor, welcher Thread zu welchen Teilen FPU-Zeit bekommt?
 
Hmm, also nehmen wir mal einen hypothetischen Prozessor mit einem Bulldozermodul, i.e. 2 'logischen' Cores. Der Scheduler entscheidet sich, Thread A auf einem, Thread B auf dem anderen logischen Core laufen zu lassen. Solange beide nur die Integercluster beanspruchen, is das ja alles okay, aber:

Was, wenn beide Threads ploetzlich die FPU nutzen wollen? Wie entscheidet der Prozessor, welcher Thread zu welchen Teilen FPU-Zeit bekommt?

Entweder die FPU ist auf sowas spetiell optimiert, oder das OS muss das berücksichtigen. Oder es wird auf einem anderen Modul vom Prozessor ausgeführt, welcher aber dem OS vormacht, noch auf dem zugeteilten logischen Kern zu laufen.

PS: Wie sieht eine normale FPU aus?
So, wie auf diesem Bild?
http://h5.abload.de/img/05bmem.jpg
 
Zuletzt bearbeitet:
Entweder die FPU ist auf sowas spetiell optimiert, oder das OS muss das berücksichtigen. Oder es wird auf einem anderen Modul vom Prozessor ausgeführt, welcher aber dem OS vormacht, noch auf dem zugeteilten logischen Kern zu laufen.

FPU auf sowas optimiert: aber die FPU hat doch ueberhaupt keine Moeglichkeit zu entscheiden wie FPU-lastig die einzelnen Threads sind, wieviel Zeit sie brauchen und welcher Thread schlimmer gestalled wird wenn man ihm FPU-Zeit wegnimmt.

OS muss es beruecksichtigen: Ist ne Moeglichkeit, halte ich aber fuer unwahrscheinlich, ich gehe davon aus dass man will dass der Bulldozer auch auf allen aktuellen OS's ohne Patches mit normaler Geschwindigkeit laeuft.

Anderes Modul: Was, wenn kein anderes Modul idle ist?
 
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