april 2010 ? wär ja noch recht früh
Äh ja sorry ... ich meinte auch April 2011 ;-)
Der 32nm Prozess läuft ab H1/10 an, fertige Chips gibts bis April 10 sicherlich nicht ;-)
Wenn alles super läuft und keine großen Bugs kommen, kann man über Q4 reden, aber ich glaubs eher nicht, das wird eine komplett neue Architektur, wenn da keine Fehler aufträten, wäre das sehr verwunderlich
die jetzige intel pipeline ist länger als die vom K10,5 stimmts ?
Die Info ist da eher dünn, was ich auf die Schnelle gefunden habe bestätigt Deine Annahmest:
Penryn's pipeline was a very nippy 14 stages, while in comparison Nehalem extends this quite considerably to 20-to-24 stages.
http://www.bit-tech.net/hardware/cpus/2008/11/03/intel-core-i7-nehalem-architecture-dive/5
In fact Barcelona has the same basic 12 stage pipeline as the K8
http://www.realworldtech.com/page.cfm?ArticleID=RWT051607033728&p=1
hoffentlich leidet darunter nicht die leistung pro takt pro core nicht.
i7 macht das auch ganz gut ;-)
wollte eig nicht unbedingt einen 8 core mit der neuen architektur
am besten wäre eine dual oder tripple core @ hohe takt frequenzen für meine wünsche.
Naja, anfangs wird es nur 6 Kerner geben, plus die üblichen Abfall Dies. Ob die Yields (anfangs) so schlecht sind, dass das runter bis auf 2 Kerne gehen wird ... keine Ahnung. Ist aber auch noch die Frage. was AMD da als "Kern" definiert, eventuell meinen die da eher 6 Cluster, nach heutiger Leseart eher 3 (Riesen-) Kerne mit je 2 Threads (hat aber nichts mit SMT zu tun, das wurde schon vor ein paar Seiten ausdiskutiert, mehr oder minder
).
was weisst du noch so über den bulldozer ?
mich interessiert welche hauptmotivationen hinter der entwicklung stecken.
ist der schwerpunkt auf viele kerne ausgelegt. oder eher generell eine effizienz steigerung der architektur, oder eher eine neue architektur die gravierende unterschiede mit sich bringt ?
Hauptmotivation ist Modularität /Clustering und Flexibilität. Die letzten Patente die veröffentlich wurden beschrieben ein Front-End Design mit 4 complexen und 4 Fast-Path Decodern, bisher gibts nur 1+3.
Das sieht erstmal lustig aus, aber dann gibts da noch andre Patente, die einen Mechanismus zur Befehlssatzerweiterung per Software beschreiben. Mit nem neuen AMD CPU Treiber könnte man damit quasi SSE 4.2 oder was auch immer 2011 sinnvoll ist, nachrüsten. Über die Microcodedecoder nicht optimal, aber besser als gar nichts allemal.
Ausserdem Gibts noch einen Unterschied, die neuen Decoder laufen alle unabhängig voneinder. Bisher, im 1+3 Design, gilt: Entweder der eine oder die andren 3. Mehrere Microcodebefehle halten also den Verkehr auf, das passiert mit dem neuen Ansatz nicht.
Ob das allerdings schon was für die erste Bulldozerarch. ist, kA.
Ansonsten gibts nicht viel Neues, glaub ich ;-)
Das Neueste gibts immer da:
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ciao
Alex