DragonTear, ja AMD wird da in einem Dilema stecken, wenn die Preise zu hoch angesetzt werden, können sie nicht genau verkaufen und wenn sie es über den Preis versuchen, werden die Margen nicht stimmen. Da wird letztlich auf die Verfügbarkeit von Fertigungskapazitäten bei den Auftragsfertigern den Preis entscheiden. Wenn man gar nicht so viele CPUs bekommt wie man verkaufen könnte, muss man die Preise ja nicht senken und hat man mehr auf Lager als man los bekommt, senkt man den Preis besser heute ein wenig als morgen noch mehr. Man wird dann also sehen wie genau die Produktionsplaner die Absatzerwartungen getroffen haben.
Hierauf wollte ich noch kurz eingehen:
Ich sagte auch nur daß es die gibt und vielleicht einige diese (siehe @Trill nächster Post) haben oder bekommen können etc. Wenn man die Wahl hat ist natürlich die SM951 klar die bessere.
Bekommen können, dann aber nur eine gebrauchte XP941 und die eben deutlich günstiger als eine SM951, sonst lohnt es sich eben nicht. Bei den
aktuellen Preise der XP941 von 180/215/380€ ist die im Vergleich zur
SM951 AHCI ab 101/174/330€ für 128/256/512GB jedenfalls kein Kauf.
Stimmt, an die Latenzen hatte ich aktuell gar nicht gedacht. Wie gesagt wäre es interessant zu sehen ob es da in einigen Szenarien größere Unterschiede dadurch gibt.
Größer Unterschied wird es da wohl nicht geben, zumal man dafür erst definieren müsste, was genau denn nun ein größer Unterschied sein soll.
Ja das DMI Interface welches dem PCI-E sehr ähnlich ist hätte Intel schon viel früher auch auf "3" upgraden können.
Nicht nur ähnlich, DMI ist PCIe (x4) und das sieht z.B. am Blockdiagram des Supermicro X10DRX:
Da kommen die 4 PCIe 2.0 Lanes für Slot 11 direkt aus dem DMI Port des zweiten Prozessors, was wohl kaum möglich wäre, wenn DMI eben nicht zu 100% PCIe wäre.
Die CPUs haben/können ja auch immer noch QPI, allerdings wird das nur in Multi CPU Systemen genutzt
Wie man auch schön sieht, dient QPI nur der internen Verbindung der CPUs untereinander bei Multi-CPU Plattformen, aber nicht für I/O von der CPU zu anderen Geräten.
Die Southbridge die da am X58 dran hing (ICH10) war ja auch schon nur mit DMI angebunden.
Das war sogar noch DMI1, also PCIe 1.? x4!
Ich denke das wird auch bei Skylake-E so bleiben. Aber immerhin wird es dann (zumindest?) DMI 3 sein.
Da er Desktop Skylake ja auch DMI3 hat, wäre alles darunter auch eine echte Schande und DMI3 scheint mit sogar PCIe 3.1 zu sein, denn da gibt es bei kurzen Verbindngswegen doch die Möglichkeit der Taktanhebung und verschiedene Review zeigen für SSDs im RAID 0 am Z170 Leseraten um 3500MB/s, was bei PCIe 3.0 x4 gar nicht geht (da gehen nur so knapp über 3000MB/s, bis wohl bestenfalls 3100, je nach Protokoll auf der höchsten Ebene), wohl aber wenn man diese high-speed gears verwendet:
Die Werte müssten aber dopplt so hoch sein, PCIe 1 ist ja nicht 1.25 sondern 2.5Gb/s und PCIe 2 ist 5Gb/s, PCIe 3 ist 8Gb/s, aber man findet ja öffentlich nicht viel bei pcisig.com und diese
MIPI M-PHY high-speed gears sind eine generische Sache auf Transmitter - Receiver Ebene für serielle Übertragungen. Wenn man aber diese jeweils 16% auf die 3100MB/s für PCIe 3.0 x4 netto draufschlägt, passt es gut zu den Messergebnissen für SSDs im RAID 0 am Z170.
Also ich bin mir sicher daß Broadwell-E mehr Kerne bieten wird
Broadwell-EP (also die Xeons) werden bis zu 22 Kernen (EX sogar 24) haben und
bei Skylake-EP/EX ist von bis zu 28 Kernen die Rede, aber ob die Broadwell-E und Skylake-E, also die i7, davon profitieren, ist eben nicht offen, zumindest beim
Broadwell-E soll ja bei maximal 8 Kernen bleiben.
jetzt war das immer so bei einem Shrink am High End Sockel. Nehalem -> Westmere, Sandy Bridge-E -> Ivy Bridge-E, und nun von Haswell-E auf Broadwell-E denke ich auch.
Nein, bei Westmere, Sandy Bridge-E und Ivy Bridge-E gab es maximal 6 Kerne, die sind nur von High-End auch auch auf das Mittelklassemodell gewandert und erst mit Haswell-E hat das 1000USD Modell nun 8 Kerne. Man könnte also allenfalls nun auch statt 8/6/6 (nur 28 PCIe Lanes) nun eine 8/8/6 Kern Verteilung erwarten, aber mit welchem Argument sollte Intel die 1000USD i7 CPU vom der für deutlich günstigeren Mittelklasse daunter abheben? Bei den 6 Kerne i7 sind es jetzt die Anzahl der PCIe Lanes. Vielleicht macht Intel das und streicht dafür den freien Multi oder spendiert dem kleine 8 Kerner auch nur 28 PCIe Lanes um weiter das Spitzenmodell verkaufen zu können, man wird sehen.
Aber wie Du sagst kann es leicht passieren daß nur die Xeons nach oben hin mehr Kerne bekommen und die i7 gleich von den Kernen bleiben.
Eine 10/8/6 Abstufung bei Broadwell-E wäre optimal und dann vielleicht 12/10/8 bei Skylake-E, wenn die Skylake-EP/EX bis zu 28 Kerne bekommen, dürfte das Die ja auch entsprechend 6+6+6+10 Kerne haben. Bei dem
größten Haswell-EP mit 18 Kernen ist es ja 4+4+4+6, bei Broadwell-EP dürften es also wenigstens 5+5+5+7 sein.
Daß man jedoch Xeons mit ECC RAM nutzen kann freut mich mehr da dadurch ein klein wenig eine Fehlerquelle entgegengewirkt werden kann. (z.B. eben bei Software Raids wie ZFS etc. aber auch jeder anderen Anwendung)
Mein Forderung wäre sowies ECC RAM für alle Plattformen, aber bis dahin ist es wohl noch ein weiter Weg. Immerhin bringt Intel nun mit dem Xeon E3-1500M v5 die erste mobile CPU mit ECC RAM Unterstützung auf den Markt, da scheine ich also nicht so alleine zu stehen
Die komplette Plattform i7 S2011-3 existiert nur, weil es die Xeon E5v3 gibt und man mit wenig Mehraufwand Ethusiasten abgespeckte Xeons E5v3 mit offenem Multiplikator als i7 verkaufen kann.
Das ist schon klar, die paar i7 und X99 für die Enthusiasten machen den Kohl da nicht fett, die fallen eher nebenbei ab.
Alle Designziele dieser Plattform sind auf die Xeon E5v3 ausgerichtet somit auch die Anzahl der SATA3 Ports.
Wobei ich mich frage, welche Server denn diese 10 SATA Ports nutzen soll. Bei Servern sind eber SAS Platten abgesagt, allenfalls Heimanwender oder günstige Storagelösungen für Cold Data werden da auf die 10 SATA Ports zurückgreifen, die anderen verbauen einen SAS RAID Controller oder HBA.
Was für ein Mißverhältnis? Für den geplanten Einsatzzweck reicht das doch bestens aus.
Das Missverhätnis ist, dass die CPU 40 PCIe 3.0 Ports hat, die für alles mögliche genutzt werden, aber dann gerade mal 4 PCIe 2.0 Ports zu Anbindung des Chipsatzes, was von der Bandbreite ungefährt 2 PCIe 3.0 Ports entspricht. Es werden also weniger als 5% der I/O Bandbreite für den Chipsatz verwendet.
Intel hat doch mit der PC C60x Serie die Erfahrung gemacht, daß kaum jemand die verbesserte Anbindung benötigte.
Welche verbesserte Anbindung? Der hatte auch nur DMI2 und dazu einen verbuggten SAS HBA, der bei praktisch allen Chipsätzen deaktiviert war und bei den paar die ihn nicht deaktiviert hatten, mussten die PCIe Lanes auf 2.5Gb/s gesetzt werden, wenn man keinen Dateverlust riskieren sollte. Die Anwender konnte da also gar keine bessere Bandbreite nutzen, da der Dreck das nicht hergab.
Denn die beiden PCHs C606 und C608 waren neben DMI 2.0 auch noch mit PCIe 3.0 x4 angebunden. Hat nur fast niemand gekauft.
Eben nicht, die zusätzliche Anbindung war für den SAS Controller, nur waren eben offiziell nur PCIe 1.0 Geschwindigkeit für dessen Anbindung freigegeben, weil das Teil verbuggt war.