Nein. Wie Anandtech schreibt, das hat etwas mit der Aufteilung von virtuellen auf logische CPUs zu tun. Irgendwie ist das bei dir wohl immer noch nicht angekommen.
Sieh dir doch einfach nur die Messung bei 4 VMs an. Dann die bei 8 VMs. Und dann noch den VMMark. Jetzt müsste es aber dämmern.
Vermutlich der Vollständigkeit halber. Was Anandtech darüber denkt, sollte aber nun unmissverständlich zu erkennen sein.
Interpretationstheorien deinerseits sind unbedeutend. Es zählt was da steht: Zahlen über 20 VMs sind irrelevant, dem stimme ich zu. Und jetzt bitte den Bereich von 4/8 bis 20 VMs sehen.
Das habe ich doch schon gesagt. Allgemein auf Virtualisierung, unabhängig von VMmark, vApus oder was auch immer. Augen auf beim Lesen der Beiträge!
Allgemein ist wischischwaschi. Konkret, oder es ist nichts wert. Also nochmal von vorne.
Ich aber nicht. Den Punkt hast du ja gebracht. Ich habe mich nur ganz pragmatische auf deine Aussage zu den Grössenverhältnissen bezogen, nicht mehr und nicht weniger. Ausserdem ist deine Aussage dazu vollkommener Unsinn. Noch deutlich bedeutender in Bezug auf den Wafer dürfte der Verschnitt am Rand sein, nicht der Verschnitt zwischen einzelnen Dies. Zumal letzteres ja ebenfalls beim Nehalem vorhanden ist.
Du hast meine Aussage in Bezug auf die Produktionskosten zitiert, dann hast du da wohl was falsch gemacht.
Die Problematik der Die-Fläche muss ich dir wohl nochmal erklären, also:
Ein reiner Shanghai-Kern ist 243mm² (Nehalem 246mm²). Zum Test des Wafers befinden sich auf diesem entsprechende Prüfstrukturen, die gleichzeitig den Zweck erfüllen, die Dies an dieser Stelle später auseinanderschneiden zu können. Also, deine Aussage "Lediglich Chips mit Test Logik haben mehr" war natürlich unsinnig. Jeder Die besitzt diese Testlogik, und die Summe aus Diefläche und Testlogik ergibt die benötigte Waferfläche pro Chip. Das ergibt die angesprochenen Kosten, und genau diesen Punkt hast du in #51 zitiert
Du hast Recht, deine krampfhaften Erklärungsversuche werden immer lachhafter. Das sind Probleme, denen man sich während der Entwicklung des Prozesses bzw der Installation der Anlagen widmet. Die haben aber keinen entscheidenden Einfluss auf die Massenproduktion.
Zudem fehlt bei deinem Verweis jeglicher Bezug zu IBM bzw AMD.
Das war ein Link, den du klicken solltest
Da steht etwas drin zum Thema Blasenbildung, also vielleicht erstmal lesen. Das Problem ist technologiebedingt, dafür müsste man aber wie ich die Grundlagen kennen
Nun ja, du solltest doch wissen, dass Behauptungen deinerseits ohne Belege unglaubwürdig sind. Der gesunde Menschenverstand und ein bisschen Rationalität sagen mir da etwas anderes. Immersionslithografie sorgt einfach für einen höheren Durchsatz. Das heisst nicht, dass die Kosten pro Chip gesenkt werden. Aber man kann in der gleichen Zeit mehr Umsatz machen und damit die Fixkosten senken.
Zumal ich auch keine gegenteiligen Aussagen bisher irgendwo gelesen haben. Aber du darfst mir natürlich gerne Quellen bringen, dass Immersionslithografie bezüglich Kosteneffizienz keine Vorteile gegenüber Doppelbelichtung bei der Massenproduktion bringt. Ich mache mal den Anfang und bringe Quellen für das Gegenteil.
#1
Du solltest schon deine eigenen Links richtig lesen. "Diese wichtige Verbesserung des Lithographieprozesses ermöglicht eine erhöhte Tiefenschärfe und eine verbesserte Bildpräzision, die einen Beitrag zur Verbesserung der Performance auf Chip-Ebene und der Fertigungseffizienz leisten kann"
Hier geht es um die Auswirkung des Belichtungsergebnisses auf die Ausbeute. Und nicht die Produktionskosten.
Wer sprach von Beckton? Und Ende 2009 würde nicht nicht gerade als "ab 2009" bezeichnen. Das ist praktisch ab 2010.
Ich sprach von Beckton
Und 2009 ist 2009, bei den Fakten bleiben.
Natürlich. Du warst ja auch einer der grössten Verfechter der nicht vorhandenen infrastrukturellen Nachteile des C2Q. Deine Aussagen zu ungelegten Eiern sind so amüsant und substanzlos wie eh und je. Zum warum kannst du natürlich wieder mal nichts sagen.
Bitte erneut Beitrag lesen und verstehen. Schlüsselwort ist der Punkt "potentiell". Ein Core 2 Quad musste den Austausch von 2+2 Kernen über maximal 12,8GB/s des FSB abwickeln. Ein Magny Cours muss dies für 6+6 Kerne machen. Und ob HT da ein
potentieller Bremsklotz ist.
Wie wäre es, wenn du dir mal einige Unterlagen von AMD anschaust? HT Assist bringt einen grundsätzlichen Verwaltungsaufwand mit sich. Und offenbar wirkt der bei 2P Servern kontraproduktiv. Für genaue technische Details würde ich vorschlagen, du fragst bei AMD nach.
Wenn der L3 grundsätzlich für solche Performance Einbrüche wie bei Anandtech von etwa 13% sorgen würde, was rein theoretisch schon mal absoluter Käse ist, da einem Istanbul insgesamt und pro Kern ähnlich viel Cache verloren geht, die Performance in der Praxis aber nicht linear mit dem Cache skaliert, warum wird HT Assist dann bei 4P und 8P Servern eingesetzt? Die einzelnen Prozessoren verlieren schliesslich genauso viel Cache. Richtig, es liegt an der Interprozessorkommunikation, die ist entscheidend, nicht der L3.
Du weißt nicht, was HT Assist macht, oder? HT Assist soll gerade eben Verwaltungsaufwand reduzieren, es werden simple Übersichten der Cacheinhalte abgespeichert.
Bei 4P und 8P System überwiegen die Vorteile des geringen Verwaltungsaufwandes zwischen den CPUs schlicht den L3-Verlust.
Übrigens, um deine Illusionen komplett zu zerstören, Istanbul besitzt momentan 9 MiB Cache (L2+L3). Auf den letzten Folien von AMD war beim Magny Cours von 2,2 mal so viel Cache die Rede. Könnten also 20 MiB sein. Da Intel inklusive Caches benutzt, bei den 24 MiB des Beckton effektiv also nochmal 2 MiB durch den L2 weggehen, sind es am Ende wahrscheinlich 20 vs 22 MiB an nutzbarem Cache. Der Unterschied sind Peanuts.
Magny-Cours ist mit 2x6MB L3 Cache angekündigt. Für alles andere hätte ich gerne eine Quelle.
Sind also bei Beckton 8x256KB L2 + 24MB L3 - 8x256KB L2->L3 =
24MB Bei Magny-Cours 12x512KB + 12MB L3 =
18MB Nur den L3 betrachtet sogar 22MB vs. 12MB. Das ist weit mehr als Peantus
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Wenn es immer so einfach wäre. Schau dir erstmal die Konfiguration an, dann reden wir weiter. Die Anzahl der VMs alleine sagt noch nicht viel aus.
Ach, auf einmal nicht mehr? Jetzt wirds aber lustig
Natürlich ist die Anzahl verschiedener VMs ein Kernpunkt. Anandtech: "VMmark tells us that the latest Xeon “Nehalem” starts to shine when you dump huge amounts of VM on top of the server."
Anandtech liefert eindeutige Aussagen zur Praxisrelevanz von vApus und VMmark. Da brauche ich gar nichts zu interpretieren.
Aber vielleicht nochmal lesen
Es geht klar um verschiedene Anwendungsszenarien. vAPUS liegt mit der Zahl der simulierten VMs klar unter der von Anandtech gezogenen Obergrenze einer praktisch relevanten Anzahl. Doch selbst mit nur 8 VMs zeigt sich der Trend schon sehr gut.
Echt lustig. Wie wäre es, wenn du von Beginn an nur das liest, was da steht?
Nochmal. Konkrete Fakten. Die hast du nicht, weil es keine gibt. Also eod.
Ich habe diesbezüglich trotzdem nichts zu den Kosten ansich gesagt. Siehe #51.
Dann solltest du aufhören Beiträge zu zitieren, um diese dann zusammenhangslos zu kommentieren.
Über diese Grösse des Nehalem Die ist mir nichts bekannt. Ist das offiziell? Ich glaube nicht. Wahrscheinlich hast du das irgendwann mal als unbestätigte und letztendlich wohl falsche Spekulationen aufgeschnappt. Intel selbst spezifiziert die Grösse mit 263 mm², siehe zB
hier. Die Grösse auf dem Wafer samt Testlogik dürfte daher noch darüber liegen.
Das ist die Größe sammt Test Logik, die übliche Angabe.
http://img11.imageshack.us/img11/6646/kbastialbumsk10denebamd.jpg
Wie wäre es, wenn du erstmal das lesen würdest, was ich schreibe?
Irgendwie ergeben deine Aussagen gerade gar keinen Sinn und sind vollkommen bezugslos.
Für deinen äußerst geringen Wissensstand zum Thema Immersionslithografie solltest du dir vielleicht erst einen gewissen Mindestwissensstand aneignen, bevor wir die Diskussion fortführen. Ich war so freundlich dir einen entsprechenden Link zum Punkt der Blasenbildung zu geben.
Du hast aber enorme Verständnisprobleme. Wo sprach ich explizit von Produktionskosten? Und was ist an Fertigungseffizienz nicht zu verstehen? Du bewegst dich mit deinen Ausreden auf immer dünnerem Eis. Wo sind eigentlich Quellen zu deinen Behauptungen?
Lesen -> Verstehen. Meine von dir zitierte Grundaussage war die Problematik der höheren Produktionskosten des Istanbul durch dessen große Fläche. Immersionslithografie ist da keine Abhilfe, eher im Gegenteil.
Du wolltest mich korrigieren. Und ich sprach mitnichten von Beckton. Ist ja echt peinlich, dass du nicht mal in der Lage bist, so einen kleinen Lapsus zuzugeben und dir einzugestehen.
Du hast mich zitiert und ich sprach von Beckton. Nocheinmal, bitte vermeide Zitate, wenn deine Postings zu diesen vollkommen zusammenhangslos sind.
Lesen und verstehen! Sämtliche Kerne des Magny-Cours können anscheinend auf den kompletten L3 zugreifen, ohne dass es auf Chip Ebene wie zwei getrennte Caches aussieht. Möglich, dass AMD hier eine spezielle Bridge verwendet. Wo du HT als gegeben voraussetzt, ist mir schleierhaft. Aber selbst das wäre kein Problem, da AMDs NB in der CPU sitzt und nicht wie bei Intels C2Q extern. Der L3 bei AMD läuft ja schon mit NB Takt. Blieben also hauptsächlich Latenzen übrig. Und so viel Kompetenz traue ich AMD zu, diesbezüglich eine Lösung zu finden, die keinen Flaschenhals darstellt. Wenn du das nicht tust, ist das dein Problem. Dann verschone uns aber bitte mit deiner oberflächlichen Unkenntnis.
Seltsam ist auch, dass plötzlich alles auf den L3 reduziert wird. Wo sind denn "einige Nachteile"? Stehen überhaupt noch weitere im Raum oder war das wieder mal nur Wunschdenken deinerseits?
Lies doch bitte deinen eigenen Link. Da steht die Verbindung über einen HT-Link wortwörtlich drinnen.
Du weisst wieder mal nicht, wovon ich spreche, richtig? Du redest mal wieder am Thema vorbei. Es geht jedenfalls nicht um Verwaltungsaufwand mit HT Assist, sondern um die Unterschiede des Verwaltungsaufwandes mit und ohne HT Assist.
Exakt. HT Assist reduziert Verwaltungsaufwand, siehe meinen Link. Dein Posting war inhaltlich völlig falsch.
Wie wäre es, wenn du mal Google bemühen würdest? Aber ich will mal nicht so sein. Die aktuellsten Informationen dürften wohl
diese sein. Da steht nichts konkretes von Cache Grössen. Wobei ich mich korrigieren muss. Der Faktor 2,2 bezieht sich auf den Unterschied zwischen Shanghai und Magny-Cours. Letzterer wird daher wohl nicht 20 MiB, sondern 18 MiB Cache besitzen (L2+L3). Ich bin zwar davon ausgegangen, dass sich Intels 24 MiB auf L2+L3 beziehen. Sollte es aber nur L3 sein, könnten es am Ende 18 MiB vs 24 MiB effektiv sein. Das liegt für AMD alles im grünen Bereich. Zwar hat Intel dann 33% mehr Cache, sie müssen damit aber auch 33% mehr Pipelines füttern. Wenn man den L1 noch hinzu rechnet, sind es sogar nur 19,5 MiB vs 24 MiB. Ich sehe daher nach wie vor diesbezüglich keine grundlegenden Nachteile für AMD. Unterschiede, die sich dadurch in der Praxis ergeben, sind Peanuts. Da kann man mit Technologien, die auf Ebene der Infrastruktur ansetzen, wie zB HT Assist, deutlich mehr rausholen.
Na, ich helf doch gerne aus
http://ht4u.net/news/1868_neue_amd-prozessoren_mit_bis_zu_12_kernen/
12MB L3 vs. 24-2MB L3.
