Ich kann mich noch erinnern, als der Ryzen 1 und auch 2, bei den meisten Anwendungen im Nachteil waren und das trotz Mehrkerne. Die konnten die AMDs CPUs einfach nicht gänzlich auslasten.
Und ich kann mich noch erinnern, dass zu Zeit vor den ersten RYZEN, also als die Baumaschinen mit ihrer Modularchitektur wo zwei "Kerne" sich eine FPU geteilt haben, mache Leute immer behauptet haben Cinebench wäre für Intel optimiert. Dabei ist es einfach nur ein extrem FP lastiger Benchmark und die FP Performance war eben eine klare Schwäche der Bulldozerarchitektur, die bei reinen Integerlasten viel besser performt hat. Mit Zen hat AMD dies korrigiert und war bei bei der FP im Vergleich zur Integer Performance sogar besser als Skylake und plötzlich war Cinebench der Lieblingsbenchmark der Leute die ihn vorher noch als auf Intel optimiert abgelehnt haben.
Zen und Zen+ hatten aber immer noch den Nachteil das von den 8 Kernen nur je 4 auf einem CCX waren und die Latenz zwischen Kernen auf unterschiedlichen CCX sehr hoch war. Verschiebt der Task Scheduler dann auch noch einen Software Thread auf einen Kern auf einem anderen CCX wird zudem der ganze L3 Cache dafür ungültig, da diese für die CCX ja getrennt sind. Außerdem waren die AVX2 Register nur 128 Bit breit und 256 Bit Befehle mussten in zwei Schritten abgearbeitet werden, so wie es bei AVX512 auch heute noch bei Zen4 nur 256 Bit Register gibt und die Verarbeitung von 512 Bit Daten in zwei Schritten erfolgt. Da hat sich inzwischen einiges getan, sowohl was den Windows Task Scheduler angeht also auch AMDs Architektur, mit Zen2 wurden 256 Bit breite Register für AVX2 eingeführt und mit Zen5 soll es ja dann auch 512 Bit Register für AVX512 geben.
Es wird also immer gerne behauptet das die SW AMD benachteiligt, dies kann ja auch sein, aber manches liegt auch einfach an der anderen Architektur. Zen war damals nur wegen der vielen Kerne wenigstens bei Multithread Benchmarks vor Intels Mainstream CPUs und deswegen hat AMD damals auch so viele Kerne gebracht und den Krieg der Kerne losgetreten, denn bei Intel musste man damals zur deutlich teureren HEDT Plattform greifen, wenn man so viele Kerne haben wollte, dafür bekam man dann auch mehr RAM Channels und PCIe Lanes und die RAM Bandbreite ist dann noch ein anderes Thema, was bei bestimmten Anwendungen auch zum Flaschenhals werden kann, aber die Kosten eines Plattform eben auch steigen lässt.
AM5 hat doch 24+4 Lanes Design, oder etwa nicht?
Ja, aber die #4 sind zur Anbindung des Chipsatz und stehen damit nicht zur Verfügung. Intel nennt diese Lanes DMI, auch wenn es technisch ebenfalls PCIe Lanes sind und damit hat S. 1700 halt 20+8 Lanes.
Was die Langlebigkeit einer Plattform angeht, so hatte ich erst
vor zwei Tagen dies in einem anderen Thread geschrieben. Bei AM4 war es für AMD sicher wichtig um Kunden zurückzugewinnen, denn ersten Zen waren eben bis auf die MT Performance, eben wegen der 8 Kerne im Vergleich zu 4 bei Intels Mainstream CPUs, waren die ersten Zen halt nicht so gut wie Intels Mainstream CPUs. Die Aussicht das AMD mit der nächsten CPU Generation aufholt und diese dann noch auf dem gleichen Board laufen, hat damals mache überzeugt. Ebenso hat AMD die Serverkunden damals mit dem Argument versucht wieder von Intel abzuwerben. Aber für TR gab es dieses Versprechen nie und da hat AMD die Plattform dann auch ab Zen2 gewechselt, obwohl der physikalische Sockel gleich geblieben ist. Es macht eben technisch auch nicht so viel Sinn zu lange an einer Plattform festzuhalten, schon bei den RYZEN 3000 gab es damals die Aussage, dass die Entwickler Kompromisse machen mussten um die AM4 Kompatibilität zu ermöglichen.
Die Plattform setzt halt Limits für die CPU und da gehört ja mehr dazu als nur die PCIe Lanes oder RAM Channels, da geht es runter bis zu den Spezifikationen für die Spawas, nicht nur welche Spannungen sie liefern können müssen, sondern auch wie schnell sie diese Spannungen anpassen können müssen und wie groß die Toleranz maximal sein darf, gerade auch bei Laständerungen. AMD hat ja mit den RYZEN 3000 CPUs dann Clock Streching eingeführt um Abstürze wegen zu wenig Spannung zu verhindern. Denn AMD hat bei der Geschwindigkeit der Anpassung des Taktes an die Last mit Zen2 rinrn gewaltigen Schritt gemacht:
Die schnellere Änderung des Taktes hilft bei plötzliche auftretende hohe Lasten schneller abzuarbeiten, aber es erfordert eben auch eine schnellere Reaktion der Spawas um die für höhere Taktraten nötigen höhere Spannung zu liefern. Das ist auch ein Teil der Spezifikation einer Plattform und die meisten dürften solche Sachen gar nicht auf dem Schirm haben.