Und um mehr Geräte anbinden zu können und flexibler zu sein, hat AMD die Lanes in Gen2 eingebunden[/QUOTE Also kann man an 8 PCIe 2.0 Lanes dann mehr mehr Geräte anbinden als an 24 PCIe 3.0 Lanes? Und felxibler, obwohl PCIe 3.0 abwärtskompatibel ist? Wo kommst du dazu zu behaupten Ahnung zu haben?
Wenn man das so in Betracht zieht, lässt das AMDs Entscheidung, die Lanes "nur" in Gen2 einzubinden, in einem anderen Licht entscheiden.
Der Grund dafür dürfte sein, dass ASMedia, von denn die Chipsätze ja entwickelt wurden, kaum PCIe 3.0 Controller hat, wohl aber einfache PCIe 2.0 Switches und die meisten Host Controller von denen unterstützen auch nur PCIe 2.0 (ich glaube nur die ASM2142 und 3142 USB 3.1 Gen3 Host Controller haben PCIe 3.0 Lanes) und AMD hat sich bei der Spezifikation damals offensichtlich an den 90er Chipsätzen orientiert, die hatten ja auch nur max. 8 PCIe 2.0 Lanes.
Es gibt mit Ausnahme von M2 und Grafikkarten einfach rein gar nichts, was richtig viel Bandbreite zieht.
Worum ging es gerade noch? Richtig, 10GbE und die werden meist mit dem Aquantia AQC107 realisiert und der hat eben PCIe 3.0 Lanes und dann braucht man für die gleiche Bandbreite nur halb so viele als wenn man ihn an PCIe 2.0 anbinden würde.
Für mich nicht und den Boardherstellern offenbar auch nicht, wenn es darum geht einen AQC107 oder auch nur einen AQC108 zu verläten.
Deine PCIe Logik mit dem Overhead ist auch nicht ganz richtig. Stichwort rohe Bandbreite.
Was nutzt den rohe Bandbreite? Die Nettobandbeite ist entscheidend, Ahnung hast du gar keine, damit ist jetzt hier Schluss, denn du hast rein gar keine Ahnung und willst nur Kontra geben, egal wie unsinng der Mist den du da von dir gibst.
Du weißt, das PCIe v1 2,5Gbit/s, und Version 2 5Gbit/s übertragen kann? Bei PCIe 3.0 hat es mit 8 Gbit/s aber keine weitere Verdopplung gegeben. Es ist die Kombination von Overhead-Reduktion und Takt, die Version 3 doppelt so schnell macht, nicht der Takt alleine.
Richtig, PCIe 3.0 hat nämlich eine 128b130b Bitkodierung statt der vorher verwendeten 8b10b Bitkodierung, aber der Aussage im Zitat zuvor widersprichst du dir damit ja gleich schon selbst, denn Overhead spielt natürlich eine Rolle.
PCIe2.0 hat nämlich keine 500MB pro Lane, sondern 625MB pro Lane an absoluter Bandbreite (5GBit/s/8= 625MByte).
So ein Quatsch, wer sowas raushaut outet sich sofort als jemand der viel weniger Ahnung hat als er selbst glaubt. Man kann bei seriellen Übertragungen niemals einfach die Bit/s durch 8 teilen um auf Byte/s zu kommen, ohne die Bitkodierung zu berücksichtigen! PCIe 2.0 hat eben eine 8b10b Bitkodierung und die besagt, dass pro Byte 10 und nicht nur 8 Bits übertragen werden, daher ist die Bruttobandbreite (was eine absolute Bandbreite ist nicht definiert) eben nur 500MB/s und dann geht da noch der Overhead des Rests der ganzen Protokolllayer ab. Leider wurde der entsprechende Link wohl nicht angeklickt oder das Dokument nicht verstanden.
Ziehen wir die 20 Prozent an Overhead der 625MB ab, dann kommen wir exakt auf 500MB pro Lane.
Diese 20% gehen aber alleine für die Bitkodierung drauf, damit ist es aber noch lange nicht getan, es gehen für den ganzen anderen Overhead noch einmal um die 20% drauf.
Ähnliches könnte man bei PCIe v1 rechnen mit real 250Mbyte und absolut 312,5Mbyte (2,5Gbit/8 = 312,5). Aber mir unterstellen, ich würde keine Ahnung haben.
Das du keine Ahnung hast, hast du mit der Milmädchenrechnung die die Bitkodierung außer Acht gelassen hat, ja doch auch perfekt bewiesen.
Das mit dem internen Chipsatz und den hohen Latenzen lasse ich durchgehen, aber auch das wusste ich bereits. Allerdings handelt es sich hier um eine CPU Angelegenheit, die dank der Zukunftssicherheit von AM4 mit Zen+ bereits schon behoben sein kann.
Das es an der CPU liegt kann ja sein, aber ob Zen+ oder Zen2 dies beheben, wird man erstmal abwarten müssen und kann noch nicht als Tatsache angesehen werden.
