Ich bin nicht profi zu Veiis excel, versucht trdpden 43.
CAS + tBL/2 + OdtOnLat (1) = tRdPdEN 『
power
down
enabled』
CAS + tBL/2 = tRdPRE『
precharge
enabled』
CWL (CAS-2) + tBL/2 + tWR (CPU) + OdtOnLat (PhyDly =1) = tWrPdEN
CWL (CAS-2) + tBL/2 + tWR (CPU) = tWrPRE
PCH Spannung erhöhen ist contraproduktiv // ein pch/pci problem heißt dass der TX ein Problem darstellt, nicht dass der RX (PCH in dem Fall) instabil wird.
VPP_MEM Spannung erhöhen stört, da es Wordline Gate (PoD) Öffnen/Schließen Zeitpunkt beeinflusst.
Kaum zu Unterscheiden zu PLLs, welche Spannungshandling und Clk-Creation beeinflussen.
VDDQ muss 1.515V sein (BIOS 1.51V)
1.52
1430,1460,1490,1520
Ich bin 99% sicher, ueber 8000MHz passen meine ODT/RTTs nicht.
Ich bin mir 99.8% sicher dass fast alles am defekten Mainboard liegt
Groups ODT = CPU (send) side [DQ]. 『Strength』
RONs ODT = CPU (send) side [Vref]「VDDQ」
Slopes = CPU (send) ONTO made DQ. 『Delay』
RX (Receive) EQualization Delay. Clk??, Distance matching.
RTT = MEM (inside),
Receive and signal amplification + (virtual) rank & (sub) channel management
Management between open Bank's too. Depends on DS or SS.
Wenn Du Idee u. Zeit hast, schreib irgendwas
Just busy~~
Prioritizing & back from holiday.
Learning a bit about Quartus & Agilex™
tiny bit, because you actually get "novice" user explanations there.
EDIT:
And man was it worth it (240 pages
) i learned something new~
Also for you guys ~ this changes quite a bit;
DQ send & QCLK are separated (logically)
Don't get fooled by specification naming.
IMC is not one, and its a combined operation.
VDD2
≠ IMC supply nor QCLK
Neither has VDDQ something to do with QCLK. // if i understand correctly
its that easy
DQ = Data Queue
DQS = Data Queue Strobe
EDIT2:
IVR stuff is not standalone either.
FIVR & PLL Freq play a key role.
Well chip ODT too;
Tip ?
Zu tiefe SA beginnt PCI「GMI Link」Probleme zu bereiten.
Soweit noch keine einfache Lösung dazu gefunden.
Einfach fehlende SA bzw schwache ODT.
Bitte exportiere mir wieder dein Bios.cfg mit sce
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