Neue Horizonte: AMD zeigt Vega in 7 nm und EPYC der 2. Generation

[fdsonne]

Man splittet ja nicht nur die Kapazitäten zwischen 14nm und 7nm, sondern man senkt auch die Kosten extrem. Der I/O Chip kann in 7nm einfach nicht günstig herzustellen sein.

Ich gehe auch von mehreren I/O Chips aus. Auf AM4 dann vermutlich sogar nur ein einzelnes Chiplet (sind ja dann 8 Kerne) und der I/O. Der I/O fällt dann dank "nur" 2 Ramkanälen, weniger PCIe Lanes und keinen IF Links deutlich kleiner aus. Den kann man dann sogar für die APUs nutzen. Ob ne separate Maske für die APUs kommt wäre dann die Frage. Ne komplett eigene Maske für nen monolythischen 8 Consumer Kerner sehe ich aber irgendwie noch nciht...

Amüsant finde ich, dass der riesen Controller in der Mitte geschätzt irgendwo 350-400mm² oder so groß sein dürfte. Wo sind eigentlich die Leute die vorher meinten, dass sowas nicht rentabel zu fertigen sei?
Wie AMD hier schön zeigt muss einfach das Anwendungsgebiet passen.

PS: ich würde gar nichtmal nen nativen Desktop-DIE für äußerst unrealistisch halten. Denn ob du nun nen externen Controller neu auflegst oder das Ding native baust - dürfte weniger eine Rolle spielen. AMD wird das aber ggf. an der Frage nach der GPU fest machen. Der Desktop Ryzen hat keine - die APUs haben eine. (in den DIE gegossen)
Neben dem CPU-Compute DIE würde eine APU noch nen GPU-Compute DIE brauchen und dann noch den externen Controller. Sinniger erscheint mir da eher den CPU/GPU Part zu kombinieren und als ein Block in 7nm zu fertigen. Oder das direkt in ein Design zu pressen. Oder Compute GPU mit dem Controller zu paaren. Wobei mir das rein für den Client-Markt und den Marktanteilen für Mobile eher wenig Sinn ergibt.

 

[w0mbat]

@w0mbat
Nunja, stand ja auch 2x28 Kerne gegen 64 Kerne. Mal abwarten wie sich der kommende Intel mit 48 Kernen dann schlägt.

Und 12x DDR vs 8x DDR Vorteil für Intel. Dazu die TDP und so weiter.

 

[Gamerkind]

Mit 12 DDR4-Channel errreicht Intel aber nur 30% mehr Durchsatz als Epyc mit 8 Channel.

Ziemlich schwache Leistung!

 

[Don]

Das wird wie immer eine Frage der Anwendung sein. Es wird Anwendungen geben, bei denen werden die 12 Speicherkanäle derart wichtig sein, dass EPYC keine Alternative ist und es wird Anwendungen geben, die extrem gut auf vielen Kernen skalieren und hier sind 64 vs 48 Kerne eben für AMD ein Vorteil.

Das Ganze kann man dann noch mit PCI-Express-Lanes etc. weiter ausführen und die Antwort bleibt: Es kommt darauf an

 

[Gamerkind]

Bis man Cascade Lake AP kaufen kann, gibt es bei Epyc 2 vielleicht eh schon 10 Channel.

 

[Phantomias88]

@Donatello
Sind die 12 IMC Channel auch 4P tauglich?

8 CCX + IF 4.0 ?
Holly...

 

[DeckStein]

auf dem papier sehen die prozessoren mächtig aus.

 

[SpectreInside]

auf dem papier sehen die prozessoren mächtig aus.

Nicht nur auf dem Papier, 2019 ist es Wirklichkeit!!!!!!!!!

 

[Don]

Bis man Cascade Lake AP kaufen kann, gibt es bei Epyc 2 vielleicht eh schon 10 Channel.

Wie soll das auf dem gleichen Sockel gehen?

Da AMD am Sockel festhalten wollte, war klar, dass es bei acht Kanälen bleiben wird.

 

[NasaGTR]

So wie es aussieht Fertigen sie nun in 14nm kostengünstiger die IO Schnittstelle und je nachdem obs ein EPIC, Threadripper oder Ryzen wird wird bekommt er unterschiedliche IO Chips oder alle sogar den gleichen und die Packen dann nur noch die CCX Chips drauf wie sie benötigen? Das klingt echt günstig so brauchen sie bei TSMC ja nur ein einziges Chipdesign in masse Produzieren zu lassen.

8 Kerne pro CCX ist definitiv nice. Von mir aus können sie bei AM4 erstmal bei 8 Kernen bleiben, wenn die L3 Bremse von Zen1(+) zwischen den CCX weg fällt (weil es nur noch einen gibt) dürften Spiele ordentlich profitieren!
Aber für eine 8 Kern CPU lohnt sich die Trennung zwischen IO Chip und dem einen CCX Chip doch bestimmt nur wenn sie da auch sehr kleinere IO Chips (mit nur einem CCX und nur 2 DDR4 Verbindungen) bringen.

Oder Ryzen geht dann halt bis 16 Kerne und die CCX sind wieder gespiegelt. Dann hätte man aber wieder die Sache mit der Infinityfabric zwischen den CCX was wieder zu höheren L3 Latenzen führt.

So richtig vorstellen kann ich mir das mit 16 Kernen auf AM4 aber echt nicht. Das ist auf absehbare Zeit im Mainstream nun wirklich etwas unnötig. 16 Kerne an Dual Channel stell ich mir auch etwas gebremst vor...

 

[DeckStein]

damit wollte ich sagen dass nur weil es auf dem papier toll ist, noch lange nicht final ist.

die m60 karten wären aus gamingsicht gerade mal 2080 niveau.

wenigstens wäre der speicherkrüppel beseitigt.
fdsonnes theorie dass die m60 eine dual gpu sein kann teile ich nicht. in der folie steht ganz klar 4096 shader

 

[Don]

Interessant ist auch: Zur Computex sprach von einer um x1,35 höheren Leistung bei gleicher Leistungsaufnahme durch die 7-nm-Fertigung, nun ist "nur" noch von x1,25 die Rede

 

[DeckStein]

vl wqr das 1.35 eine "up to" angabe

 

[fdsonne]

So wie es aussieht Fertigen sie nun in 14nm kostengünstiger die IO Schnittstelle und je nachdem obs ein EPIC, Threadripper oder Ryzen wird wird bekommt er unterschiedliche IO Chips oder alle sogar den gleichen und die Packen dann nur noch die CCX Chips drauf wie sie benötigen? Das klingt echt günstig so brauchen sie bei TSMC ja nur ein einziges Chipdesign in masse Produzieren zu lassen.

Oder die Kosten bei TSMC sind so hoch, dass sich gerade der Ansatz wirklich lohnt?
Ich mein die Chipfläche für die 8x Compute DIEs dürfte trotz 7nm auch in die Region 500-600mm² gehen. Dann noch die 350-400mm² für den Controller drauf.
Wahrscheinlich ist 14nm schon günstig(er) - aber die Fläche ist gemessen an bisherigen Produkten schon enorm mehr. Preislich muss man dann schauen wohin der Hase läuft. Verschenken wird man da sicher nix.

Und wenn man nur die Anzahl der Compute DIEs skaliert um die verschiedenen CPUs zu fertigen heist das ja am Ende immernoch, dass man trotzdem entsprechend viele voll funktionsfähige DIEs braucht. Geringe Größe hin oder her - Ausschuss wird es auch dort geben bis der Prozess auf gewohnt sehr hohen guten Yields läuft.

Was auch noch interessant sein dürfte ist die Frage, wie man an das Ding kühlen will?
Beim 64C sieht man starke ähnlichkeiten zum Epyc aktuell. Aber was wenn da weniger Compute DIEs drauf sollen? Einerseits müsste man entweder Schrott-DIEs drauf bringen - oder mit Dummys auffüllen.
Bei TR hieß es ja damals noch, das wären Dummys - waren real aber vollbelichtete DIEs. Die HotSpots werden sich damit von der Mitte weg eher an den Rand bewegen. Es sei denn die Mitte heizt noch mehr

fdsonnes theorie dass die m60 eine dual gpu sein kann teile ich nicht. in der folie steht ganz klar 4096 shader

Welche Theorie?
Das Edit überlesen??

 

[Tzk]

Derzeit ist man ja bei >1,25x. War es auf der Computex denn ~1,35x oder <=1,35x?

 

[Gamerkind]

Sind die 12 IMC Channel auch 4P tauglich?

Was soll das eine bitte mit dme anderem zu tun haben?

8 CCX + IF 4.0 ?

Bitte was?

Wie soll das auf dem gleichen Sockel gehen?

Ews kommt ein neuer Sockel.

8 Kerne pro CCX ist definitiv nice.

Woher habt ihr bitte das mit den 8C pro CCX

Interessant ist auch: Zur Computex sprach von einer um x1,35 höheren Leistung bei gleicher Leistungsaufnahme durch die 7-nm-Fertigung, nun ist "nur" noch von x1,25 die Rede

Vielleicht basiert die erste Aussage auf einer fiktiven Vega20 mit nur 2 HBM2-PHYs.

 

[Don]

Derzeit ist man ja bei >1,25x. War es auf der Computex denn ~1,35x oder <=1,35x?

Auch >1.35x, so wie jetzt >1.25x.

 

[Tzk]

Dann hat man in der Tat die Ansprüche etwas zurückgenommen?! Interessant. Und danke für die Info! Wobei 25% extra ja noch immer ein ganzes Stück sind. Rechnet man das 1:1 in Takt um, dann würden aus 4ghz ganz schnell 5ghz werden - auch wenn das so natürlich nicht realistisch ist.

 

[Don]

Ews kommt ein neuer Sockel.

Nein, EPYC 2 wird weiterhin den Sockel SP3 verwenden. Drop-In-Kompatibilität ist hier das Stichwort.

 

[Gamerkind]

Ja eh, Epyc 2 nutzt mit DDR4 den SP3 Sockel.

Aber AMD kann eine neue I/O-Die entwickeln, mit der man aus den selben 8 CPU-Dice dann einen Epyc 2 macht der 10 Channel unterstützt.

 

[Holzmann]

Sockel SP3+ der auch abwärtskompatibel ist.

 

[towa]

Freu mich, heute neue Komponenten für einen ESXi der Zukunft bestellt, u.a. 2x Epyc 7261.
Dann kanns nächstes Jahr losgehen wenn zwei weitere ESXi benötigt werden und der eine kann dann umgerüstet werden. *freu*

 

[Don]

Ja eh, Epyc 2 nutzt mit DDR4 den SP3 Sockel.

Aber AMD kann eine neue I/O-Die entwickeln, mit der man aus den selben 8 CPU-Dice dann einen Epyc 2 macht der 10 Channel unterstützt.

Die ersten EPYC-Prozessoren nutzen auch DDR4. Was hat das damit zu tun? AMD wird die 10 Kanäle nicht über den Sockel anbieten können, egal was sie theoretisch für einen I/O-Die bauen könnten.

 

[Gamerkind]

Nein, ein neuer Sockel, der sicher nicht abwärtskompatibel ist.

Das ist doch der große Vorteil dieser I/O-Die, AMD kann mit den selben 8 CPU-Dice auch einen SOC bauen der 10 Channel unterstützt.
Theoretisch könnte Rome auch noch DDR5 nutzen, weil der DDR-Standard nicht von der CPU-Die abhängig ist, sondern nur von der I/O-Die.

- - - Updated - - -

MD wird die 10 Kanäle nicht über den Sockel anbieten können

Das hab ich ja auch nicht behauptet!

 

[fdsonne]

Auch >1.35x, so wie jetzt >1.25x.

Naja - genau genommen heist größer 1,25x ja immernoch, dass es auch größer 1,35x sein könn(t)en

Am Ende ist das aber eh nur ein unbedeutendes Detail. Denn diese Leistung kannst du ja nicht 1:1 umsetzen in Takt oder Coreanzahl oder ähnliches.
Der Kompromiss zwischen einem 32C Epyc und einem 64C Rome wird mMn eh werden, möglichst im Sweetspot zu takten damit man überhaupt bei 64C Volllast auf "Takt" kommt. Zumal auch Packdichte und Größe verbessert werden soll/werden wird. Es bleiben immernoch 100% mehr Cores. Wie viel man beim IO Part sparen kann, wird man dann sicher messen/nachweisen, wenn es soweit ist. Wäre jetzt nicht so ultra verwunderlich, wenn die 4x quasi externen IF-Links im Epyc unter den DIEs mehr versaufen als das intern über einen Controller-DIE zu erledigen. Dem Gegenüber stehen halt die 8x IF Links für die Compute DIEs.

 

[Don]

Das hab ich ja auch nicht behauptet!

Du spricht aber immer von einem neuen Sockel, richtig? Den wird es für EPYC 2 aber nicht geben. AMD wird für EPYC2 an SP3 festhalten, daran hat sowohl AMD Interesse, als auch die SIs und Datacenter-Partner.

 

[NasaGTR]

SP3 hat nun mal nicht die Pins für mehr als 8 Channel.
Oder die haben derartig viele Pins noch Reserviert sodass sie neue Channels hinzufügen könnten.

 

[Holzmann]

Unterm Strich ist EPYC2 echt ein richtiges Pfund.
Und so, wie Rome aufgebaut ist, könnte man wohl auch irgendwann mal GPUs im Chiplet-Design erwarten. Reine Speku meinerseits, aber nicht unrealistisch.

 

[ecth]

Ich weiß noch, als AMD die neuen Architekturen vorstellte und alle seeeehr laaaang und breit vom Infinity Fabric sprachen. Da war einem noch nicht klar, wie krass universell sie die Architektur und den Fabric aufgespannt haben. Aber nun... wow.

Selbst im Gaming-Bereich macht imo der 16-Kern Threadripper als Enthusiast noch irgendwie Sinn (und hat mit 4,4 GHz den höchsten XFR aller Ryzen-CPUs). Für Workstations ist AMD imo ein no-brainer, weil die SO VIEL billiger sind. Für Zocker kriegst du 8-12 Kerner billiger als Intels 8-Kern-Flaggschiffe...

..und das alles kommt aus einem Guss, basierend auf den Folien vom Frühjahr 2017. Finde es schön zu sehen, wie AMD sich wieder erholt Dem Markt, und damit auch dem Geldbeutel der Kunden, tut es mal wieder gut

 

[Don]

SP3 hat nun mal nicht die Pins für mehr als 8 Channel.
Oder die haben derartig viele Pins noch Reserviert sodass sie neue Channels hinzufügen könnten.

Da wird nichts mehr frei sein. 128 PCI-Lanes und ein 8-Kanal-Speicherinterface brauchen Platz in Form von Pins. Es hat einen Grund, warum Intel für Cascade Lake-AP auf den LGA 4189 geht.