Gamerkind
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Richtig.Du spricht aber immer von einem neuen Sockel, richtig?
Warum nicht?Den wird es für EPYC 2 aber nicht geben.
Und was hindert AMD daran, diese 8 CPU-Dice mit einer größeren I/O-Die zu koppeln? Selbst ein Update auf DDR5 wäre für AMD leicht zu bewerkstelligen, da die CPU-Dice selbst nichts damit zu tun haben.AMD wird für EPYC2 an SP3 festhalten, daran hat sowohl AMD Interesse, als auch die SIs und Datacenter-Partner.
Spätestens mit Genoa setzt man auf einen neuen Sockel mit DDR5 mit 10 Channel.
Ich schreibe ja auch von einem neuen Sockel.SP3 hat nun mal nicht die Pins für mehr als 8 Channel.
Daß SP3 nicht mehr als 8 Channel unterstützt ist mir schon klar
Oder einen FPGA von Xilinx.Und so, wie Rome aufgebaut ist, könnte man wohl auch irgendwann mal GPUs im Chiplet-Design erwarten.
AMD soll ja laut Gerüchten einen sehr guten Draht zu Xilinx haben
Naja, eigentlich war das schon absehbar, aber wenn man das geschrieben hat, wurde man halt belacht.Da war einem noch nicht klar, wie krass universell sie die Architektur und den Fabric aufgespannt haben.