Erste Zen-Desktop-Prozessoren erscheinen als SR7, SR5 und SR3

[OiOlli]

Is klar. Und die Lottozahlen von nächster Woche hast du bestimmt auch

 

[kalle666]

Wenn du wüßtest was ULP bedeutet und dir mal die Intel SKU's der letzten Jahre (besonders die 14nm Series) anschauen würdest und welcher Markt zuerst beliefert wird und welcher laut Intel nimmer so aktuell ist, dann würdest du das wohl mehr als nur Lottozahlen-Gespinne abtun.

Wieviel % hat AMD eigentlich im Desktopsegment? 5% wenn es hoch kommt?

 

[OiOlli]

Ich weiß was ULP bedeutet. Ändert nicht darin, dass du Unsinn redest. Es werden immer noch Millionen an Desktops verkauft, wieso sollte sich das bis 2020 so stark ändern, dass der Markt keine Rolle mehr spielt?

Und was hat das ganze mit dem jetzigen Marktanteil von AMD zu tun? Ach ja nichts.

 

[kalle666]

Weil IoT und Google House oder weil Crashtrains einfach nur rocken

Also mal ganz ehrlich, sollte Foxconn crashen...das wäre mal was

 

[OiOlli]

Also kurz, du wolltest einfach nur etwas Unsinn verbreiten.

 

[Energiegetraenk Pfirsich]

Für die ganzen Rechenzentren die zb. in China wie Pilze aus dem Boden sprießen braucht man wohl kaum ULP.
Dort braucht AMD für den Opteron einen High-Performance Prozess, also 14/7nm SOI!

Also kurz, du wolltest einfach nur etwas Unsinn verbreiten.

Eh wie immer!
gleich wird er mich wieder beleidigen^^^

 

[kalle666]

Für die ganzen Rechenzentren die zb. in China wie Pilze aus dem Boden sprießen braucht man wohl kaum ULP.
Dort braucht AMD für den Opteron einen High-Performance Prozess, also 14/7nm SOI!


Eh wie immer!
gleich wird er mich wieder beleidigen^^^

Ich bin aber nicht dieser Horst...ich bin der Kalle

Und wenn selbst Nvidia zu IBM überwandert sollte das mal nicht jutes für AMD heißen...an wayne wollen sie denn bitte schön die Server verkaufen? China? Dann dürfte man ja wohl schon erste Beglückwünschungen in Pressemitteilungen lesen, daß wer weis nicht alles auf die neue AMD Server Prozessoren schwört und man Zukunftsgewiss da ist und so weiter...

 

[jolly91]

Es gibt immer noch mehere Segmente als Desktop, Notebook, Smartphone, etc... Man darf halt nicht die ganze Industrie vergessen. Mach mal die Waschmaschine oder meinetwegen den Geschirrspüler auf und schau was drin werkelt. Es ist ein AMD.

 

[Energiegetraenk Pfirsich]

Für AMD ist aber nur Desktop/Notebook, Server und Gaming wichtig.

An Chips für IoT/IdD verdient man nichts, das ist ein Rennen nach unten von den Margen gesehen.

 

[kalle666]

Es gibt immer noch mehere Segmente als Desktop, Notebook, Smartphone, etc... Man darf halt nicht die ganze Industrie vergessen. Mach mal die Waschmaschine oder meinetwegen den Geschirrspüler auf und schau was drin werkelt. Es ist ein AMD.

Deshalb sagte ich ja auch IoT und ULP, aber da wurde ich eines besseren belehrt und zwar das Server ganz groß im Rennen wieder sind...

Also was denn nun bitte schön meine Herren...

Für AMD ist aber nur Desktop/Notebook, Server und Gaming wichtig.

An Chips für IoT/IdD verdient man nichts, das ist ein Rennen nach unten von den Margen gesehen.

So ähnlich hat man das zwecks ARM auch im Jahre 2008 lesen können, und wo sind wir nun angekommen mit ARM?

 

[NasaGTR]

@Pfirsich mich würde Mal interessieren woher du wissen willst das es kein einzelnes Single Modul Die von summit Ridge gibt, also ohne gpu?
Hab öfters gelesen das sowas etwas später aber noch nächstes Jahr als summit Ridge kommt.

Die APUs bei welchen sogar schon eventuell Zen+ zum Einsatz kommen könnte sollen erst 2018 kommen.

 

[Energiegetraenk Pfirsich]

Weil Summit Ridge eine Die mit 2 CCX ist?
Falls eine CPU mit einem CCX kommt, dann nennen sie die Die auch nicht Summit Ridge, aber soetwas wird kaum kommen, gab ja noch keinen Tapeout.

Wozu auch?
Raven Ridge kommt doch eh mit nur einem CCX und iGPU, eine CPU mit nur 4 Kernen wäre total unnötig, weil sie der Markt nicht erfordert!

2018 wird sowohl CPU als auch APU mit Zen+ kommen, aber davor kommt noch eine APU mit Zen.

 

[Cippoli]

...eine CPU mit nur 4 Kernen wäre total unnötig, weil sie der Markt nicht erfordert!

Wie würde das dann aber ins Schema SR7, SR5 und SR3 passen, wenn es keinen Zen 4-Kerner geben sollte? Wenn SR7 der Vollausbau mit 8 Kernen ist, SR5 der teildeaktivierte 6-Kerner, was soll dann SR3 sein? Für AMD dürfte ein Vierkerner schließlich auch Resteverwertung sein.

 

[Energiegetraenk Pfirsich]

Ich mein ja auch eine eigene CPU-Die mit 4 Kernen wäre unnötig.
Dafür nimmt AMD Summit Ridge.

Da kann man ein CCX deaktivieren, was aber Schwachsinn wäre.
Wahrscheinlich werden sie pro CCX 2 Kerne deaktivieren, damit man den vollen L3-Cache anbieten kann.

Später wenn Raven Ridge kommt, könnte man 4 Cores nur noch als APU anbieten.

 

[Cippoli]

Da kann man ein CCX deaktivieren, was aber Schwachsinn wäre.
Wahrscheinlich werden sie pro CCX 2 Kerne deaktivieren, damit man den vollen L3-Cache anbieten kann.

Zum einen das und zum anderen weiß man vorher auch nicht wo Fehler auf dem Die bei der Fertigung auftreten werden.

 

[Energiegetraenk Pfirsich]

Eben, bei wenigen Dice wird ein CCX komplett defekt sein, da macht es einfach nicht viel Sinn beim Tetracore einen CCX komplett zu deaktivieren.
Beim Hexacore wird ja auch pro CCX ein Kern deaktiviert, gibt keienn Grudn das beim 4C anders zu machen.

Gerade beim Cache ist es aufgrund der Redundanz unwahrscheinlich, daß er defekt ist.

 

[Cippoli]

Gerade beim Cache ist es aufgrund der Redundanz unwahrscheinlich, daß er defekt ist.

Ja, wobei das dann nur (pro Kern) für L1 und L2 gelten dürfte. Beim L3 denke ich, wird man die vollen 16MB mit Sicherheit nur beim 8-Kerner haben. Hexa,- und Tetracore werden wahrscheinlich mit weniger auskommen müssen. Da der L3-Cache relativ viel Die-Fläche einnimmt, werden sich hier sicher die Fehler gehäuft befinden. Schätze es werden dann 12MB beim Hexacore und 8-12MB beim Tetracore.

 

[Energiegetraenk Pfirsich]

Warum? Der L3 ist doch auch redundant, der ist nicht gleich unbrauchbar wenn es dort Fehler gibt.

 

[Cippoli]

Warum? Der L3 ist doch auch redundant, der ist nicht gleich unbrauchbar wenn es dort Fehler gibt.

Was meinst du denn mit redundant? Pro CCX sollen es 8MB L3-Cache sein. Bei 2 CCX (8-Kerner) sind es damit folglich 16MB. Wenn ein Teil von den 16MB kaputt ist, dann sehe ich da keine Möglichkeit diese vollumfänglich beizubehalten. Übersehe ich da etwas?

 

[Energiegetraenk Pfirsich]

Im Cache selbst gibt es eine Redundanzen, trotz eines Defektes können die 8MB voll nutzbar bleiben.

 

[Cippoli]

Im Cache selbst gibt es eine Redundanzen, trotz eines Defektes können die 8MB voll nutzbar bleiben.

Interessant! Ist das nicht eine unnötige Platzverschwendung? Man müsste den Cache dann doch quasi doppelt auslegen. Hast du da nähere Datenblätter zu oder woher weißt du das? Ist das bei Intel auch so?

 

[Devil Ag]

@Energiegetraenk Pfirsich
Sag mal arbeitest du bei AMD, oder woher willst du das den jetzt wissen.
Es gibt viele Spekulationen, aber ich hab noch nix offizielles gesehen.
Ich meine jetzt bezüglich 4 bzw 6 Kerner und deren Aufbau.
Hast du da eventuell etwas zum lesen für mich?

Sonst ist das alles eher frei nach Pipi Langstrumpf:"Ich mach mir die Welt, wie sie mir gefällt...."

Interessant! Ist das nicht eine unnötige Platzverschwendung? Man müsste den Cache dann doch quasi doppelt auslegen. Hast du da nähere Datenblätter zu oder woher weißt du das? Ist das bei Intel auch so?

Naja ein paar % mehr Cache hat jede CPU, da kann schon ein bisschen was ausfallen ohne das es groß auffällt. Aber bei einem 8MB Cache sind das dann keine 16MB sondern eher so 8,5MB wenn überhaupt (zumindest war das früher so, bin schon länger nicht mehr auf dem laufenden).

 

[Energiegetraenk Pfirsich]

Im Cache gibt es sehr viele gleiche Schaltungen, da muß man nicht alles doppelt auslegen.
Bei Logikschaltungen geht das mit der Redundanz nicht.

Beim K10 konnte man zb. teilweise deaktivierte Kerne freischalten, die waren aber manchmal wirklich kaputt.
Der deaktivierte Cache war eigentlich immer funktionsfähig.

Deaktivierte Level2-Caches bei AMD und Intel

@Energiegetraenk Pfirsich
Sag mal arbeitest du bei AMD, oder woher willst du das den jetzt wissen.

Logisch denken?

Sonst ist das alles eher frei nach Pipi Langstrumpf:"Ich mach mir die Welt, wie sie mir gefällt...."

Du glaubst nach soeiner Bemerkung hätte ich überhaupt noch Lust dir etwas genauer zu erklären?
Das glaubst du doch nicht wirklich?

Naja ein paar % mehr Cache hat jede CPU, da kann schon ein bisschen was ausfallen ohne das es groß auffällt.

Nein, weil das so nicht funktionieren kann.
Wenn einfach etwas "umfällt" und die CPU dort Daten hinspeichert könntest du die CPU gleich in den Müll werfen!
Und alle CPUs haben exakt gleich viel nutzbaren Cache, da gibt es bei gleichen Modellen kein einziges Bit Unterschied!

Aber bei einem 8MB Cache sind das dann keine 16MB sondern eher so 8,5MB wenn überhaupt (zumindest war das früher so, bin schon länger nicht mehr auf dem laufenden).

Das reicht doch für die Redundanz, falls eine Cachezeile defekt ist.
Wenn die Fertigung so schlecht ist, daß man damit nicht mehr auskommt, dann wäre hochst wahrscheinlich auch ein Defekt in einer Logikschaltung, der Chip also eh unbrauchbar.

 

[Devil Ag]

1.Dir ist schon klar das CPUs vor der Auslieferung getestet werden und eventuell fehlerhafte Sektoren im Cache werden deaktiviert bevor das Ding ausgeliefert wird?
2.Ich hab nie gesagt das es nicht reicht wenn nur etwas mehr Cache drauf ist. Wollte ihm nur erklären wie das funktioniert.
3.Logisch Denken also.... Okay, worin liegt die Logik doppelt so viel Silizium zu verbraten, wenn man mit einem CCX das selbe erreicht?
4. Du spielst hier den großen Wissenden, hast aber auch nur Spekulationen.

Naja, viel Spaß noch beim Spekulieren
Mfg ;-)

 

[Cippoli]

Im Cache gibt es sehr viele gleiche Schaltungen, da muß man nicht alles doppelt auslegen.
Bei Logikschaltungen geht das mit der Redundanz nicht.

Beim K10 konnte man zb. teilweise deaktivierte Kerne freischalten, die waren aber manchmal wirklich kaputt.
Der deaktivierte Cache war eigentlich immer funktionsfähig.

Deaktivierte Level2-Caches bei AMD und Intel[/url

OK, jetzt verstehe ich was du mit Redundanz meinst. Ist im Prinzip vergleichbar mit der Handhabung von defekten Sektoren bei Festplatten und SSDs. Ich dachte das wäre jetzt etwas komplett neues was AMD nur bei Zen macht...

Gut, halten wir fest, wenn der L3-Cache bei der Fertigung kein Problem ist, AMD deswegen nicht mehrere MB L3-Cache deaktivieren muss, dann ist zumindest nicht die Fertigung Schuld wenn die kleineren Modelle mit weniger L3-Cache daherkommen sollten. Da war ich dann tatsächlich mit meiner Begründung auf den Holzweg das die Ursache dafür bei der Fertigung zu suchen sei.

 

[Jaimewolf3060]

Was auch interessant ist. Was ist mit dem Umfeld? Sprich wie werden die boards sein?
Wieviel PCIe 3.0 lanes liefert die CPU nach außen. Wird der SR5 schon 20 lanes liefern das man PCIe SSD nutzen kann und nicht diesen M2 shit der vor Hitze stirbt!
Was ist mit SLI und CF Support ?
Der Chipsatz muss top aktuell sein um mit den Intel 170€ Bretter für Sky/Kaby mithalten zu können.


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[jolly91]

Wer hat eigentlich gesagt das ss 4/6/8 Kerne sein müssen, es können genau so gut 3/5/7 Kerne + IGPU sein.

 

[NasaGTR]

Ne extra 4 Kern Die welche wahrscheinlich nur 60% so viel kostet wie der 8 Kerner wo mann dann bereiche abschalten muss halte ich schon für sinnvoll. Die Kosten dürften sich dank Modulbauweise auch im Zaun halten.

Wiederum Intel hat bei allen i3/i5/i7 Chips innerhalb einer Generation auch immer nur einen Chip der je nach belieben deaktiviert wird...

 

[Bucho]

Zum TLB Bug

...
Das haben sie nur einmal gemacht, aber damals halt nur, weil man den Fehler erst nach Markteinführung gefunden hat.
...

Nö der Bug war schon vor Markteinführung bekannt. Allerdings anscheinend knapp davor sodaß AMD nicht mehr die Handbremse ziehen konnte um das komplette erste B2 Stepping zurückzuziehen.
Aktuell dürfte der Bug bei Zen jedoch rechtzeitig bekannt sein um darauf rechtzeitig vor Release zu reagieren. Ich persönlich finde es auch besser wenn man auf das Produkt doch noch ein wenig warten muß als daß man sich dann mit solchen Bugs herumärgern muß bzw. das so viel Leistung kostet und ein schlechtes Licht auf das Produkt wirft bzw. dies einen schlechten Marktstart hinlegt. Wenn das Marketing jedoch sagt "wir bringen den trotzdem erst mal so" dann kann man auch nichts machen.

Ich mein ja auch eine eigene CPU-Die mit 4 Kernen wäre unnötig.
Dafür nimmt AMD Summit Ridge.

Da kann man ein CCX deaktivieren, was aber Schwachsinn wäre.
Wahrscheinlich werden sie pro CCX 2 Kerne deaktivieren, damit man den vollen L3-Cache anbieten kann.

Später wenn Raven Ridge kommt, könnte man 4 Cores nur noch als APU anbieten.

Na mal sehen wie AMD das mit den deaktivieren der Kerne und eventuell des Caches wirklich macht. Lt. den ganzen ersten Infos und Gerüchten soll ja von Zen als Summit Ridge vorerst wirklich nur ein 8 Kern Design kommen. Wäre vielleicht zu kostenintensiv da noch extra ein 4 Kern Design zu machen, zumal es vermutlich am Anfang doch einige Ausschußware geben wird die mal dann als teildeaktivierte 4 Kern Variante verkaufen kann. Immerhin ist das ja eine neue Architektur und eine neue Fertigung(sgröße). Also ein (um in alter Intel Sprache zu sprechen) Tick und Tock in einem.
Ob es sich später rentiert eine eigene 4 Kern Maske nur für Summit Ridge zu machen halte ich auch eher für unwahrscheinlich. Ich denke da übernimmt dann Raven Ridge wo es vielleicht auch wieder eine CPU a'la Athlon X4 geben wird, sprich eine APU mit deaktivierter GPU Einheit.

Falls AMD da wirklich einzelne Kerne deaktivieren kann dann haben Sie eigentlich eine recht freie Wahl wie sie das machen. Dann kann es auch 6 Kern, 4 Kern und theoretisch auch alles mögliche zwischen 2 und 8 Kernen geben. Realistisch sehe ich 4 und 8 Kerne, und eventuell auch 6. Weniger als 4 sehe ich aus Produktplazierungs Gründen vielleicht nicht als sinnvoll. Dafür gibt es ja Bristol Ridge bzw. später dann Raven Ridge. Und sooo schlecht erhoffe ich mir die Fertigung auch nicht daß AMD so viel Abfall hat wo mehr als 50% der Kerne nicht funktionieren.
Mit dem Cache könnten Sie auch variieren, zumindest bei den 4 Kern Modellen gut denkbar. Blickt man zurück auf die FX Bulldozer gab es da bei den FX-4xxx auch verschiedene Modelle mit entweder den vollen 8 MB 3rd Level Cache (FX-4100, FX-4150, FX-4350), aber auch welche mit 4 MB (FX-4130, FX-4300, FX-4320).

...
Gerade beim Cache ist es aufgrund der Redundanz unwahrscheinlich, daß er defekt ist.

Naja der Cache macht schon eine riesen Fläche auf dem DIE aus, könnte schon passieren daß durch eine anfänglich schlechte Yield Rate da zu viele Fehler sind und eventuell ein Teil davon deaktiviert werden muß. Aber wir wissen nicht wie gut die Fertigung aktuell ist, wie viel "Spare" Cache das Design hat und ob/was AMD für Modelle plant. Ich könnte mir schon eventuell nur bei ein paar Modellen der kleinen SR3 Serie vorstellen daß die mit weniger Cache rauskommen. Siehe FX4xxx Geschichte oberhalb.

Was auch interessant ist. Was ist mit dem Umfeld? Sprich wie werden die boards sein?
Wieviel PCIe 3.0 lanes liefert die CPU nach außen. Wird der SR5 schon 20 lanes liefern das man PCIe SSD nutzen kann und nicht diesen M2 shit der vor Hitze stirbt!
Was ist mit SLI und CF Support ?
Der Chipsatz muss top aktuell sein um mit den Intel 170€ Bretter für Sky/Kaby mithalten zu können.

Das mit den PCI-E 3.0 Lanes bei Summit Ridge ist immer noch unbekannt. Gerüchte sprechen von 32, es gab aber auch schon Gerüchte von mehr und weniger. Lt. diverser Folien und Infos bieten jedoch die Chipsätze (zumindest die größeren) auch noch weitere PCI-E 3.0 Lanes wodurch zumindest in gewissen Maße zusätzliche Erweiterungen möglich sind.
32 (bzw. 40 wovon jedoch die letzten 8 für Chipsatz Anbindung dienen) Lanes bei Summit Ridge könnte durchaus realistisch sein, denn dann hätte ein 4 Kern "Modul" bei dann z.B. Raven Ridge 16 Lanes (plus 4 für die Chipsatz Erweiterung). Bei der Servervariante (wo viele PCI-E Lanes immer wichtiger sind/werden) wären es dann 64 beim 16 Kern Modell.
Aber warten wir ab ...
Die Chipsätze (zumindest das Top Modell welches lt. diversen Quellen wohl X370 heißen wird) hat angeblich SLI und CF Support. Lt. Vorab Infos haben die Chipsätze ziemlich aktuelle Features wie eben NVMe/M.2 Support, USB 3.1 Gen2 Support (zumindest in den größeren Chipsätzen), SATA 6GB uvm.
Nachdem diese Sachen jedoch auch schon in der CPU (Summit Ridge) integriert sind (ist ja bis auf die GPU ein SoC) dienen die Funktionen der Chipsätze lediglich als Erweiterung.
Und warum Du "M2 shit der vor Hitze stirbt!" schreibst verstehe ich auch nicht ganz. Habe selbst eine 950 Pro welche ja ein "heißer" Kanditat sein soll (achtung - Wortwitz), im täglichen Gebrauch ist mir das jedoch noch nie untergekommen daß die drosselt. Aber klar, wenn ich über eine längere Zeit diese voll belaste könnte die drosseln. Aber zeig mir mal einen realistischen Fall im nicht-professionellen Umfeld wo man Minutenlang (!) ~ 2.500 MB/s liest bzw. ~ 1.500 MB/s schreibt.
Und falls man tatsächlich vor diesem Problem steht dann packt man die einfach in einen M.2 <-> PCI-E 4x Adapter und verpasst der eine Kühlung.

Wer hat eigentlich gesagt das ss 4/6/8 Kerne sein müssen, es können genau so gut 3/5/7 Kerne + IGPU sein.

Alle offiziellen und inoffiziellen Quellen reden von einem 8 Kern Design OHNE iGPU.
Klar wären 3/5/7 Kerne auch möglich, allerdings im Vergleich zu 4/6/8 eher unwahrscheinlich. Eine iGPU ist aktuell bei Summit Ridge ziemlich ausgeschlossen, dafür gibt's später wie schon oft erwähnt Raven Ridge.

 

[jolly91]

Ja, wäre sowieso blödsinn gewesen.

Der DIE vom i7-3820 war aber eine eigene Fertigung. Die 6 Kerner kamen von Sandy-EP.

Das Teil ging mit der Spannung nie unter 1,00v da konnte ich einstellen was ich wollte, der blieb immer da oben. Der 3930K geht schön auf 0,800v runter.

Wichtig ist das Design und die Einsetzbarkeit der CPU. Es hilft ja nichts wenn der einen 6950X um 25% schlägt aber 32 PCI-E Lanes und M.2 nur über Sata ermöglicht.