@mr.dude kurze Ergänzung:
Sowohl Intel als auch AMD haben ab dem K10 eine 128Bit breite FPU. Intel kann aber 2 x87 Befehle pro Takt berechnen, weil die einzelnen Einheiten sehr universell gehalten sind. Intel nutzt z.B. die gleichen Einheiten für Integer, FPU und SIMD (SSE) Berechnungen, wähend AMD Integer und FPU-Berechnungen generell in 2 unterschiedlichen Einheiten verrichtet. Die FPU des K10 kann nur eine x87 Berechnung übernehmen, oder eben 128Bit SIMD pro Takt. Bei SIMD ist die AMD-FPU also gleichwertig, bei x87 zieht der K10 unweigerlich den Kürzeren bei SuperPI und anderen Anwendungen, bei denen x87 gefragt ist (Anno1701 wäre ein tolles Beispiel). Damit der 45nm K10 besser in SuperPI bei annähernd gleichen Cache-Latenzen wird, muss AMD also die generellen Berechnunslatenzen, die bei x87 Berechnungen auftreten, verringert haben, um mehr x87 Berechnungen bei gleichem Takt durchführen zu können. Man wird aber die FPU nicht aufgebohrt haben, sodass sie 2 x87 Berechnungen durchführen kann, sonst würde sich das SuperPI-Ergebnis noch viel deutlicher absetzen können - das würde auch keinen Sinn machen, weil in x64 garkeine x87 Befehle mehr zugelassen sind und nurnoch inoffiziell im Rahmen der x86-Kompatibilität von WoW64 toleriert werden. Lustigerweise ist auch bei WoW64 mindestens SSE2 vorgegeben, aber SSE und x87 sind inoffiziell kompatibel. Die Latenzverringerung wäre dann ein sogenanntes IPC-Enhancement, weil der Kern pro Takt generell mehr Befehle verarbeiten kann. Das würde auch alle Bereiche anderer Berechnungen, die über die FPU laufen, betreffen und den K10.5 generell um ca. 15% schneller machen. Warten wir aber bitte bessere Benches ab als SuperPI, weil das doch sehr theoretisch ist und sich in der Praxis noch andere Flaschenhälse auftun können.
Aber das der K10.5 ausgerechnet bei SuperPI erheblich schneller ist, ist schonmal sein sehr gutes Zeichen, zeigt aber evtl. auch, dass dem K10 in 65nm doch ziemlich die Daumenschrauben angelegt sind, aufgrund der Rev.B, die ja doch noch eine recht frühe Rev. für ein so komlexes Gebilde wie der K10 zu sein scheint... eben ähnlich wie bei der Rev.B des K8 damals.
Bei AMD gehen übrigens sicherlich noch 2 Steppings ins Land, bis der Endkunde den Chip zu kaufen bekommt. Die C0 ist nur ein Sample für Mobohersteller, OEMs, Serverentwickler und Softwareentwickler, das die generelle Kompatibilität des 45nm K10 sicherstellt, aber keine Endkundenversion. Da der 45nm K10 erst für Mitte November schätzungsweise vorgesehen ist, hat man sicherlich noch 2 weitere Rev.steppings eingeplant, um ihn fit für AM3 und höhere Taktraten zu machen. Firmenkunden werden den Shanghai-Opteron sicherlich schon früher im C1-Rev.step mit niedrigen Taktraten (2,0-2,5GHz) und ausschließlich reg.DDR2-Support bekommen, der Endkunde wird aber sicherlich erst die C2 erhalten, die dann auch hohe Taktraten und eine bessere DDR3-Performance und Kompatibilität ermöglichen wird. Wer also denkt, AMD wird da was vorziehen, weil es gut läuft, der irrt - AMD wird die Zeit nutzen um ein möglichst gutes Produkt auf den Markt zu bringen. Es geht ja auch um was, das Nehalem ein Kracher wird, daran gibt es eigentlich kein Zweifel - Nehalem ist ein Core2 ohne Nachteile bis auf einen - der Cache ist 3-Stufig und im Grössenverhältnis langsamer. Ansonsten räumt Nehalem mit allen Core2-Nachteilen auf und wird eine verdammt saugute CPU. Da muss man mit dem Shanghai schon ein heißes Eisen im Feuer haben um mithalten zu können. Fest steht eines: Ab Shanghai gehört der Core2 endgültig zum alten Eisen.
Fast 3,5GHz mit der allerersten 45nm Rev.step?! Das ist ein verdammt positives Ergebnis.
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