AMD HD6000/7000 Southern Islands & Northern Islands Spekulation Thread

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Ja schon aber Du sagst Apfel und er Birne......Das irritiert leicht weisst du?:wink:

Könntest du nochmal deine Ansicht in ein paar Zeilen bündeln?

Also, mal zusammengefasst was dude und ich denken. Ist natürlich nicht verbindlich.


-Taktdomänen für Shader und den restlichen Chip
-Funktion der TMUs wandert in die ALUs
-Das ganze wird noch superscalarer
-Mehr als eine Rasterengine
-Mehr als einen Tesselator
(Beides evtl auch über die ALUs)

So in etwa.
 
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Ok danke genau das wollte ich wissen.
Mögliche Ansätze wo ATI was machen wird.

Ähm könntest du mir über PN erklären was die Rasterengine ist?

Und würde das nicht die ALU´s sehr beanspruchen, oder wäre es leichter da man "Nur" mehr Alu´s braucht anstatt mehrere komponenten. So wie bei unified Shader?
 
Der GF100 hat 4, eine pro GPC. Ich weiß nicht wieviele Pixel der RV870 schafft, aber der GF100/Fermi liegt dann bei 8x4 Pixel pro Takt.
Das verstehe ich aber nicht unter "Raster-Engine". Das sind maximal Details der Implementierung selbiger.

Du hörst es nur nicht gerne und machst daraus gleich ein extrem und einen privaten Kreuzzug.
Mal ganz langsam. Bleibe bitte bei den Fakten. DU wolltest daraus einen "privaten Kreuzzug" machen, indem du so eine unsinnige Bemerkung in den Raum geworfen hast. Bleibe einfach bei der ATI Architektur und halte nVidia hier raus, dann regt sich auch niemand auf. ;)

Dort wo Tesla aber eingesetzt werden soll, also zur hochgenauen Berechnung, ist es quasi pflicht.
Nicht wirklich. ZB für Renderfarmen ist es nutzlos und kostet nur unnötig Performance. Ähnliches gilt für Cloud Computing. In wissenschaftlichen Bereichen muss man abwägen. Aber auch hier ist es nicht in jedem Fall zwingend.

Ich hatte damals zur Geforce 3 nen Artikel gelesen in dem stand das die Vertex und Pixelshader mit Assambler programmiert werden müssten.
Das ist ja auch richtig. Nur ist das eben noch lange nicht die ganze Geschichte. "Assembler" ist auch nichts konkretes. Es ist mehr oder weniger nur ein Pseudonym für hardwarenahe Programmierung. Es gibt viele verschiedene Assembler Dialekte.

Die Kompabilität zu C und C++ wollen wir mal Unterschlagen wat???
Wozu? Das hat AMD genauso. Nur hängen sie es nicht an die grosse Glocke oder du hast es einfach nur überlesen. Wie schon gesagt, das hat mit der Hardware ansich wenig zu tun.
 
Das ist ja auch richtig. Nur ist das eben noch lange nicht die ganze Geschichte. "Assembler" ist auch nichts konkretes. Es ist mehr oder weniger nur ein Pseudonym für hardwarenahe Programmierung. Es gibt viele verschiedene Assembler Dialekte.

Das mag sein, aber wenn irgendwo steht, dass Hardware XY nur mit Assembler programmiert werden kann, ist das eine ziemlich konkrete Aussage. Wie der Assembler jetzt im Detail aussieht, interessiert da ja auch keinen. Ein Pseudonym ist es ebenfalls nicht, sondern die (völlig konkrete) Bezeichnung für die erste Abstraktionsschicht oberhalb der Maschinensprache. Und da dort jede Prozessorarchitektur eine eigene hat, trifft das logischerweise für den Assembler auch zu. :)

mr.dude schrieb:
Ähnliches gilt für Cloud Computing.

Magst du das mal ausführen, bitte?
 
Zuletzt bearbeitet:
Das verstehe ich aber nicht unter "Raster-Engine". Das sind maximal Details der Implementierung selbiger.

Was vestehst du denn unter Rasterengine?

Mal ganz langsam. Bleibe bitte bei den Fakten. DU wolltest daraus einen "privaten Kreuzzug" machen, indem du so eine unsinnige Bemerkung in den Raum geworfen hast. Bleibe einfach bei der ATI Architektur und halte nVidia hier raus, dann regt sich auch niemand auf. ;)

Gut, ich gebe nach sonst hat das nie ein Ende.

Nicht wirklich. ZB für Renderfarmen ist es nutzlos und kostet nur unnötig Performance. Ähnliches gilt für Cloud Computing. In wissenschaftlichen Bereichen muss man abwägen. Aber auch hier ist es nicht in jedem Fall zwingend.

Kommt drauf an. Bei vielen Berechnungen im Bereich der Physik sind genaue Zahlenwerte wichtig. Fehler sind dort natürlich nicht gerne gesehen. Das es kein zwingendes Feature ist stimmt natürlich, aber es garnicht anzubieten schließt Geschäftsberreiche aus.

Das ist ja auch richtig. Nur ist das eben noch lange nicht die ganze Geschichte. "Assembler" ist auch nichts konkretes. Es ist mehr oder weniger nur ein Pseudonym für hardwarenahe Programmierung. Es gibt viele verschiedene Assembler Dialekte.

Meine Welt endet da bei Java und C ;)
 
Also, mal zusammengefasst was dude und ich denken. Ist natürlich nicht verbindlich.


-Taktdomänen für Shader und den restlichen Chip
-Funktion der TMUs wandert in die ALUs
-Das ganze wird noch superscalarer
-Mehr als eine Rasterengine
-Mehr als einen Tesselator
(Beides evtl auch über die ALUs)

So in etwa.

Besitz der RV870 nicht schon 2x Tesselatoren?

Stand mal in einer Folie im vergleich zum Fermi, 2 vs 4 beim Fermi.
 
Das mag sein, aber wenn irgendwo steht, dass Hardware XY nur mit Assembler programmiert werden kann, ist das eine ziemlich konkrete Aussage. Wie der Assembler jetzt im Detail aussieht, interessiert da ja auch keinen. Ein Pseudonym ist es ebenfalls nicht, sondern die (völlig konkrete) Bezeichnung für die erste Abstraktionsschicht oberhalb der Maschinensprache. Und da dort jede Prozessorarchitektur eine eigene hat, trifft das logischerweise für den Assembler auch zu.
Und was genau willst du jetzt sagen? Warum zitierst du mich?

Magst du das mal ausführen, bitte?
Was willst du wissen?

Was vestehst du denn unter Rasterengine?
Unter "Raster-Engine" verstehe ich sämtliche Logik des Rasterizers. Ich glaube, du sprichst eher von bestimmten Einheiten.
 
Und was genau willst du jetzt sagen? Warum zitierst du mich?

Ich will damit sagen, dass einiges von dem, was du geschrieben hast, nur die halbe Wahrheit oder inkorrekt ist. Ich zitiere dich, damit man weiß, worauf ich mich beziehe. Das macht man in Foren üblicherweise so.

mr.dude schrieb:
Was willst du wissen?

Ich hätte gern mal eine fundierte Erklärung, warum du denkst, dass ECC beim Cloud Computing keinen Nutzen hat.
 
Ähm, nein. Es gibt im GF100 4 eigenständige Rasterizer, eine je GPC.
Das ist trotzdem nur EINE Raster-Engine, die nVidia einfach nur in 4 Teile aufgesplittet hat, ein Teil je GPC. Das ist eher eine lokale Geschichte. Architektonisch relativ belanglos. Interessant in dem Zusammenhang ist lediglich, dass die Raster-Engine an einen anderen Ort verschoben wurde, aber nicht, dass es jetzt 4 Teile sind.
Und nun wieder zurück zur ATI Architektur. Fermi hat hier nun wirklich nichts verloren.

Ich will damit sagen, dass einiges von dem, was du geschrieben hast, nur die halbe Wahrheit oder inkorrekt ist.
Was genau soll denn inkorrekt sein? Ich sehe nichts. Du hast als einziges geschrieben, dass es kein Pseudonym wäre. Aber das ist sowieso subjektiv.

Ich hätte gern mal eine fundierte Erklärung, warum du denkst, dass ECC beim Cloud Computing keinen Nutzen hat.
Weil bei Cloud Computing Datenkorrektur an ganz anderer Stelle maximal kritisch ist, nämlich zum Netzwerk bzw Internet. In den meisten Fällen ist sie grundlegend unkritisch.
 
Zuletzt bearbeitet:
Was genau soll denn inkorrekt sein?

mr.dude schrieb:
"Assembler" ist auch nichts konkretes.

Falsch. Konkreter wirds nicht. Man muss nicht festlegen, obs um MIPS, ARM9 oder x86 geht, aber "Assembler" ist eine sehr konkrete Bezeichnung für denselben Typ Programmierung, und das überall auf der Welt.

mr.dude schrieb:
Es gibt viele verschiedene Assembler Dialekte.

Halbe Wahrheit. "Es gibt viele verschiedene Assembler" wäre korrekt und kürzer, warum nicht gleich das schreiben?

Und was ein Pseudonym ist, ist nicht subjektiv, sondern unterliegt recht strikten Definitionen. Das ist Krümelkackerei, aber du hast ja gefragt.

mr.dude schrieb:
Weil bei Cloud Computing Datenkorrektur an ganz anderer Stelle maximal kritisch ist, nämlich zum Netzwerk bzw Internet.

Erstmal danke für die Antwort, aber mir erschließt sich nicht logisch, warum die Existenz einer korrektheitskritischen Stelle bei der Übertragung übers Netzwerk/Internet das Vorhandensein einer Fehlerkorrektur beim Speicher überflüssig macht. Und:

mr.dude schrieb:
In den meisten Fällen ist sie grundlegend unkritisch.

Sorry, aber das ist bla bla, der Inhalt des Satzes geht gegen Null. Du kannst mir durchaus konkrete Erklärungen zumuten :)

Um das mal abzuschließen - gibts denn schon irgendwelche Informationen, die auf den Einsatz von Taktdomains schließen lassen, oder ist das vorerst nur Spekulation? Ich gestehe, das ist für mich einer der spannenderen Punkte an ATIs bisheriger Mikroarchitektur :)
 
Zuletzt bearbeitet:
Das ist trotzdem nur EINE Raster-Engine, die nVidia einfach nur in 4 Teile aufgesplittet hat, ein Teil je GPC. Das ist eher eine lokale Geschichte. Architektonisch relativ belanglos. Interessant in dem Zusammenhang ist lediglich, dass die Raster-Engine an einen anderen Ort verschoben wurde, aber nicht, dass es jetzt 4 Teile sind.
Und nun wieder zurück zur ATI Architektur. Fermi hat hier nun wirklich nichts verloren.


Dabei geht es nicht direkt um Fermi, sondern um die Möglichkeit das ATI in der nächsten Gen etwas ähnliches bringt. Einfach so zu sagen es handelt sich nur um eine Rasterengine ist schwierig, immerhin erhalte ich so auch die x-fache Pixelleistung als wenn ich auf einen einzigen setzen würde. Außerdem ist interessant das ich ja durch jedenn zugefügten oder weggelassenen GPC eine niedrigere oder höhere Pixelleistung erhalte.

Um das mal abzuschließen - gibts denn schon irgendwelche Informationen, die auf den Einsatz von Taktdomains schließen lassen, oder ist das vorerst nur Spekulation? Ich gestehe, das ist für mich einer der spannenderen Punkte an ATIs bisheriger Mikroarchitektur :)

Nein, das war nur Spekulatius von meiner Seite aus.
 
Falsch. Konkreter wirds nicht.
Das ist keineswegs falsch. Wie ich schon sagte, wenn es um den Dialekt geht, ist das eben nichts Konkretes.

Halbe Wahrheit. "Es gibt viele verschiedene Assembler" wäre korrekt und kürzer
Das wäre keineswegs korrekt. Im Gegenteil, das so zu schreiben, ist relativ sinnfrei. "Assembler" ist eben nichts Konkretes. Wovon sprichst du denn dabei? Einem Übersetzungsprogramm? Der Sprache? Was darf es bitteschön sein? Eine Runde Rätselraten? :rolleyes:

Und was ein Pseudonym ist, ist nicht subjektiv
Du hast es aber für dich ausgelegt. Im Kontext war es jedenfalls nicht falsch.

aber mir erschließt sich nicht logisch, warum die Existenz einer korrektheitskritischen Stelle bei der Übertragung übers Netzwerk/Internet das Vorhandensein einer Fehlerkorrektur beim Speicher überflüssig macht.
Der Punkt ist, was nützt dir eine Grafikkarte mit ECC, wenn bei der Übertragung schon genug schief gehen kann? Deshalb werden aus unzuverlässigen Daten nicht plötzlich verlässliche. Zumindest wenn wir über Cloud Computing im Client Markt sprechen, sehe ich keinen Sinn für ECC, da es dort sowieso meist um Multimedia-Inhalte geht, wo Datenzuverlässigkeit keine Priorität hat. Für wissenschaftliche Zwecke, wie gesagt, muss man abwägen.

Um das mal abzuschließen - gibts denn schon irgendwelche Informationen, die auf den Einsatz von Taktdomains schließen lassen, oder ist das vorerst nur Spekulation?
Das ist pure Spekulation. Es gibt weder Informationen, noch sonderlich plausible Gründe, warum sich die aktuelle Architektur dahingehend ändern sollte. Aber wie gesagt, wie genau die kommende Architektur aussehen wird, ist bisher sowieso noch völlig unklar.

Dabei geht es nicht direkt um Fermi, sondern um die Möglichkeit das ATI in der nächsten Gen etwas ähnliches bringt.
Wozu sollten sie? Bisher geht es den Fermi Verfechtern doch nur darum, Fermi hat dieses und jenes, bla bla, ATI muss das in der nächsten Generation auch haben. Langsam bekomme ich echt das Gefühl, nach den ganzen negativen Fermi Nachrichten müssen sich die Anhänger irgendwas schönreden. Auch wenn es wir hier so zusammenphantasiert ist.

Machen wir es konkret. Wenn hier Behauptungen aufgestellt werden, was in der kommenden ATI Architektur sinnvoll wäre, dann hat das mit einer plausiblen Begründung anhand der ATI-Architektur zu erfolgen. Ich will hier nichts von Fermi oder sonst irgendwelchen Käse lesen. Dafür ist dieser Thread der falsche Ort.

Einfach so zu sagen es handelt sich nur um eine Rasterengine ist schwierig
Nein, das ist ganz einfach. Schau her:

Es ist eine Raster-Engine.

Wie gesagt, du sprichst hier über Lokalität. In dem Zusammenhang wäre Modularität das richtige Wort und weniger Architektur.
 
So jetzt ist hier aber wieder gut :btt:

Diese Krümelkackerei hat hier wenig Verloren. Und wenn ihr über bestehende oder vllt kommende Möglichkeiten der Technik reden möchtet, tut dies bitte im Technikthread, hier gehts um die kommenden AMD Karten und nicht um Assembler, irgendwelche Rasterengines und schon gar nicht um Wortspielereien. Punkt aus.
 
Wo ich das gerade in deinem Thread lese, wenn der Chip nur in 32nm werden sich sicherlich nicht die Einheiten verdoppeln. Eher dudes Idee das die Einheiten noch superskalarer werden.
 
Was hat das eigentlich hier im Thread zu suchen?
Das ist völlig OT!
 
Commercial production of 32-nm SOI HKMG is due to start at Dresden in July 2009 and 28-nm bulk HKMG is due to start at the end of September, the same time as the foundry operation of Samsung Electronics Co. Ltd. intends to start

Quelle: EETimes.com - GlobalFoundries'

28nm HP soll ab ende September 2010 bei GF bereit sein, Ein neuer 28nm High End Chip ist dann gesichert.

Hoffen wir das die HD6870 im Weihnachtsgeschäft 50-60% schneller als die 5870 wird. AMD wird immer schneller
 
Zuletzt bearbeitet:
Quelle: EETimes.com - GlobalFoundries'

28nm HP soll ab ende September 2010 bei GF bereit sein, Ein neuer 28nm High End Chip ist dann gesichert.

Hoffen wir das die HD6870 im Weihnachtsgeschäft 50-60% schneller als die 5870 wird. AMD wird immer schneller

Da steht doch was komplett anderes! CMOS nutzt keiner für GPUs und irgendwann wirst du einsehen müssen das dieses Jahr nichts in 28nm kommt.
 
ähm lol was geht denn ab hier ?! Da hät ich mir die HD5870 gar nich kaufen brauchen lol.

warum nicht, die ist seit 6 Monaten auf dem Markt, ist doch schön wenn jedes Jahr was neues kommt.

Und zur 2. Jarhreshälft möchte AMD die aktuelle Serie umstellen ATI’s New-Generation Graphics Processors on Track for the Second Half of 2010 – AMD’s CEO.

Da steht doch was komplett anderes! CMOS nutzt keiner für GPUs und irgendwann wirst du einsehen müssen das dieses Jahr nichts in 28nm kommt.

Schau mal im letzten Satz bei dem Artikel http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=223500059

28-nm bulk HKMG is due to start at the end of September
 
Zuletzt bearbeitet:
Da steht ja auch Bulk und nicht SOI. Und für GPUs nutzt man kein CMOS? Wäre mir neu. Eigentlich fast alle komplexen Prozessoren nutzen heutzutage CMOS.
 
Wäre super, wenn man das nicht müsste, aber bislang gibts zu CMOS leider keine echte Alternative... ;) Ist in Planartechnik schlicht die einfachste Lösung, weils eben planar zu fertigen ist und nur wenige Bezugspotentiale braucht.
 
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