ich komme bei den googlesheet nicht ganz mit, was ist mein tRFC2 Wert und was oder wie leite ich den tRFCpb ab?
im Calculator hab ich 8 Werte, irgendwie für tRFC (die für 3Gb M-Dies noch per tRFC ns Wert angepasst werden müssen oder?)
Er ist nur für DDR4.
Für DDR5 gibt es eine kleine Timing section, um gegenzuchecken ob auf Auto das Board dir etwas fragwürdiges reinladet.
Aber im Disclaimer steht, dass das nicht für DDR5 möglich sein kann.
Es fehlen Research-Papers um mit "Chargeloss Predictions" sowie tRET Information der IC-Vendors, damit arbeiten zu können.
Man kann das Sheet ansonsten nur dafür verwenden, keine rounding errors zu erstellen.
Darin ist es gut und muss korrekt sein, ansonsten wäre es unmöglich irgendetwas auszurechnen.
Sprich
Das ding und eventuell das darunter, ist das einzige was dich darin Interessiert
Abseits dem ersten Sheet, die Error Liste für die 1usmus_v3 config.
Das Sheet ist roh, es war nur für mich gedacht, aber anstelle dass ich Leuten hin und her renne, wurde dieses Modul davon veröffentlicht
Brauchbar ist es
Aber ich hab wenig Zeit um es hübscher zu gestallten. Da vergeht genug davon es gegen Trolls, welche es corrupten ~ wiederherzustellen.
Etwa 3-4x die Woche, seit 2020
sei es aus neidischer LUXX/ComputerBase/KoreanForum/OCN ~ Nutzerbase.
Wenn ich ehrlich bin kommt vieles von hier, etwa 2-3 sicherlich von OCN [EU] und hier und da mal etwas aus TW & Korea
Googles permission system ist misst, aber wie dem auch sei
Oft tretet dann nach einiger Zeit wieder ruhe ein für paar Wochen;
mit den Fehlercodes aus TM5 so nach und nach zusammengestückelt.
nach 10-12 Minuten kommen dann 10er, Luftgekühlt halt...
10 ist meistens ein Spannungsfehler (VDD/DATA) oder ein tWR/WTR_ error CPU seitig.
Beide RTTs , NOM & PARK ~ können sich als RRD_ & WTR_ Errors herrausstellen.
So grob würde ich sagen dass es definitiv daran liegt:
Sie sind zu hoch.
RRD_S auf 10, ändert von dem Burst alle 8nCK , einen Read auf alle 10nCK
Da du aber das hier hast
Read to Read Burst 8nCK (short jump , DG) , und Roundtrip als 16nC (SG)
Bzw write to write (2 stück):
bei 16 sind
Du jedoch WTRS auf 16 hast (ATC gibt +4 oben drauf)
Es kann keine 2 writes innerhalb 16nCK starten, wenn einer schon 16nCK dauert
// hier müsste WRWR_DG auf 32 [intern CCDLWR auf 32] wie es JEDEC möchte ~ das hat SD aber wohl vergessen für das 9905 Bios. 🙊
WR WR geht folgendermaßen (erneuert erwähnt)
der erste write ist half clock innerhalb des aktiven reads - in dem fall 4nCK
Der nächste darauffolgende write braucht aber etwas Zeit bis der read fertig ist, da writes immer geschehen können
// RAM jedoch nur auf BurstLength 16 (roundtrip) oder BurstChop 8 , per command arbeiten kann.
Somit ist der nächste früheste write nach exakt 8nCK + X delay.
Also minimum WRWR 12, Optimalfall 16.
Du kannst keine WR 2 WR in 16nCK ausführen wenn einer schon bei dir auf 16nCK gesetzt ist.
WTR_S muss runter auf RRD_S höhe oder tiefer. Also 7 bis 4
// Ein WRite geschieht im Optimallfall immer in der hälfte der Read-duration, kann aber früher und später auch gesehen, somit (8-1) = 7 bis runter zu (8/2) = 4.
RRD_S muss runter auf RDRD_DG höhe. Also auf 8.
die _L sind vorerst unwichtig, aber 3GB M-Die kann RRD_L auf 12 mit WTR_L auf 24
// Grund
https://www.hardwareluxx.de/communi...-ram-oc-thread.1306827/page-485#post-30353558 reine IC Dichte. Dauert einfach minimal länger für den Roundtrip.
und 2GB M/A-Die kann RRD_L auf 8-10 , und WTR_L auf 18-20
// Generell haben beide kein Problem mit dem Failsafe 8-12-32, 7-24 (RRD, FAW, WTR) ~ Preset.
// _L auf 12/24 ist nicht soo schlimm. _Longs (_SG) werden nicht aktiv geladen wenn sie es nicht müssen.
EDIT:
tRTP bitte nur in dieser Range. Alles andere ist invalid für den Controller.
tRTP 15 ist genug, 12 gehe eigentlich für fast alle ICs. (Processing pause after done Read ~ tRTP, done read to pre charge)
tWR bitte niemals unter WTR_L (steps of 6 wurde dank FGR & Intels doppel MC-Linkk design für writes, unwichtig)
Das als Foundation
Ob es an etwas anderem liegt und die CPU eher instabil ist und random TM5 errors erstellt,
das bemerkt man dann.
Es ist gut immer y-cruncher VST+VT3 oder N63+VT3 , mindestens 4 cycles schaffen zu lassen
Bevor man potentiell Blödsinn aus TM5 herausbekommt, da die CPU wohl instabil war.
// EDIT: 4 cycles heißen nicht "stabil". Sie garantieren dir nur, dass low-IPC TM5 nahezu nicht dank potentieller CPU Instabilität crashen wird. Eine Variablen Isolierung.
Viel Glück
Ah sheet Thema,
Ryzen DDR5 RAM OC Thread Original Thread von @ro0ki , übernommen von mir @Reous Alle aufgelisteten Werte sind Empfehlungen und Informationen meinerseits. Jeder muss selbst entscheiden was er wie einstellt oder wie viel Spannung er bereit ist auf die Komponenten zu geben. Letztes Update...
www.hardwareluxx.de
Schaue mal nach ganz unten in den Haupt Post ~ Community Work
Geplant wäre es für Intel, aber AMDs Timings sind minimal anders.
Irgendwann mal wenn sich Zeit und Resourcen findet~
Motivation natürlich auch
