[Sammelthread] Intel DDR5 RAM OC Thread
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Vielleicht bekommen sie es bei Asus ja hin das diese Anime nachträglich umbenannt wird.
Vielleicht auch keine Lizenzgebühren an den Markeninhaber abgeführt, jetzt gibbet nur noch Fake EVA Boards, ob das der Zoll so durchlässt ?
xST4R
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Vielleicht bekommen sie es bei Asus ja hin das diese Anime nachträglich umbenannt wird
ich denke eher das sie es als feature verkaufen oder das man das mit einem aufkleber fixt der sicher 20euro/stc kostet
Felix the Cat
Der mit SeLecT tanzt
Schaut gut aus.
hast du ihn mit RGB Beleuchtung versehen?Und welche Wassertemperatur hattest du da?
Ja hab ich, deshalb ist auch die Steckkarte für die SSD´s eingebaut, damit man die LED´s nicht sieht.
Lass gerade Anta Extreme durchlaufen aber der RAM geht nicht über 30 Grad bis jetzt, Wasser ist 23 Grad.
Anta Extreme ist durch und genauso lasse ich es jetzt auch kann nur schlimmer werden.
Jetzt wo ich den Loop in Reihe angeschlossen habe sind die Temps auch deutlich besser als vorher Parallel.
Lass gerade Anta Extreme durchlaufen aber der RAM geht nicht über 30 Grad bis jetzt, Wasser ist 23 Grad.
Anta Extreme ist durch und genauso lasse ich es jetzt auch kann nur schlimmer werden.
Jetzt wo ich den Loop in Reihe angeschlossen habe sind die Temps auch deutlich besser als vorher Parallel.
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Zuletzt bearbeitet:
Einige 14th Gen haben SA Wall bei vergleichsweise geringer SA, darüber hinaus > instabil.
www.overclock.net
Wird wohl Zeit für ein neues Stepping.
Schmerz beiseite, das sollte dann eventuell doch noch von ein paar Leuten die Probs mit 8000+ haben verifiziert werden.
14900K & 14900K CPU SA VOLTAGE ISSUE - FREEZING...
www.overclock.net
Wird wohl Zeit für ein neues Stepping.
Schmerz beiseite, das sollte dann eventuell doch noch von ein paar Leuten die Probs mit 8000+ haben verifiziert werden.
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Da könnte was dran sein, als ich mit der SA von 1.30v auf nur 1.28v runter gegangen bin war mein Ram 8200 setting auch stabil auf einmal.
Wenn sich das so bestätigen sollte, wäre das bestimmt ein Punkt, den man ohne Hand an zu legen an der Stellen mit einem Bios update fixen könnte ....
könnte dann aber sein, dass es bei 13er CPUs dann aber Probleme gibt also schwierig
Edit:
Das Encore hat es auch immer noch nicht auf die europäische/deutsche Asus Seite geschafft:
Möglicherweise bastelt man da schon an einem Bios und daher die Verzögerung!?
Wenn sich das so bestätigen sollte, wäre das bestimmt ein Punkt, den man ohne Hand an zu legen an der Stellen mit einem Bios update fixen könnte ....
könnte dann aber sein, dass es bei 13er CPUs dann aber Probleme gibt also schwierig
Edit:
Das Encore hat es auch immer noch nicht auf die europäische/deutsche Asus Seite geschafft:
Möglicherweise bastelt man da schon an einem Bios und daher die Verzögerung!?
Zuletzt bearbeitet:
Also 1.28 ist ja noch im Rahmen, es gibt aber anscheinend CPUs die nur VCCSA von 1.15 bzw. sogar nur 1.12 auf dem Encore vertragen, das würde zumindest für eine unsaubere VCCSA Spannung sprechen und/oder Prozessoren mit einer Macke.
@Holzmann sagtest du nicht mit der 13er und der 14er cpu läuft es nicht? Dann kann es bei dir nicht das Sa Problem sein.
Das bezieht sich rein auf die 14gen so wie ich das verstehe. Du bekommst doch auf dem encore mit beiden cpus nichts stable.
Hast du mal j4f die slots einzeln auf max Stabilität getestet? Nicht das du echt eins mit nem defekten dimmslot oder so erwischt hast.
Das bezieht sich rein auf die 14gen so wie ich das verstehe. Du bekommst doch auf dem encore mit beiden cpus nichts stable.
Hast du mal j4f die slots einzeln auf max Stabilität getestet? Nicht das du echt eins mit nem defekten dimmslot oder so erwischt hast.
(7000/800) + 34 + 19 + 5 = 66,75
(7000/800) + 34 + 19 = 61,75
Sind die RTL bei mir dann richtig trainert? Ich habe im Bios auch "round trip latency" auf enable.
Ich hätte noch mehrere Fragen, aber erstmal nur: Warum steigt der Durchsatz bei tFAW 16 vs. 32, wenn 16 "falsch" sind?
Ah ok.
Aber so läuft das nun auch langfristig stable?
67↑-61↓-67↑-62↑(7000/800) + 34 + 19 + 5 = 66,75
(7000/800) + 34 + 19 = 61,75
Sind die RTL bei mir dann richtig trainert? Ich habe im Bios auch "round trip latency" auf enable.
R0-R1, R4-R7 kann auf 0.
CKE auto, CPDED auto , tXS/XP auto.
Alle tDR auf 0
WRPDEN +1 über WRPRE // Grund, ODTenable Delay bzw Phy[Action]Delay (Wert +1)
tWR target 12 (minimum)
RFC in steps of 32, nicht 16
tFAW muss auf 32. Keine RRD_ Verbindung wie bei DDR4
tFAW auf 16 "hilft" RRD runterzubekommen, allerdings macht es wenig sinn wenn pagesize dann 512bytes wäre.
DDR5 läuft auf 1kb pagesize, und sendet diese auch im Takt von 8 clock. Siehe RDRD_SG/DG minimum. Nicht im Tackt von 4.
Sollte das System nicht darauf adaptieren können, wären es 2 bankgroup jumps pro ACT, anstelle 4
Gleichgültig ob jetzt RRDS 4 , 6 oder 8 stehe.
Siehe "SG Thema" (2. Screenshot) ~ Post #11.361
CCDL = RDWR_SG/DG
DDLK == tXSDLL
(nur im bios den Wert -1, da dec -> hex -> binary konvertiert werden muss // Weswegen auch REFI auf 65535 und nicht 65536 wäre,)
// Die Hälfte dann 32767 (65536/2 -1) & das doppelte keine 131070 sondern 131072-1 wäre.
Bei 7600MT/s haben wir dann 2559 tXSDLL
8400 = 2815 im Bios
Bei 7000MT/s:
416 tRFC(2) + FGR
RDPDEN kannst du vorerst ignorieren,
Ich arbeite noch am Sheet.
Dual sided wäre 24 tWR das "optimale" , minimum.
Im Grundegenommen 24 & 48 (48 tWR minimum per JEDEC) , aber wir haben 2 MCs pro 64bit link, nicht nur einen.
Zuletzt bearbeitet:
Liebes @Veii könntest du uns bitte noch deine Einschätzung zur der Service Agent Spannungsproblematik aus Post11.406 geben?
Da ich dank einer netten deutschen Seele auf dem APEX+ADL für 3 Monate rumexperimentieren durfte,
Steht das meiste darüber im OCN Intel 24/7 Thread. Thema MR10 (DQVref) sowie die anderen defaults und ODTs.
SA als solches wurde dank dem letzten ME 2276?67? geändert, auch bemerkbar mittlerweile bei AM4 dank dem letzten A/B AGESA [VDDG CCD].
Es ist eine interne impedance Änderung
Und Spannung als solches spielen kaum eine Rolle.
Es ist nicht die Spannung die angibt wie hoch (A) wäre, bzw wie hoch der Stress wäre oder wie gut das sample ist.
VDDQ_CPU (IVR TX) empfohlene minimums sind ebenfalls tiefer als das Board soweit auf Auto anlegt.
VDDQ_CPU zu VDDQ_MEM delta, wird durch VDDQ Training + DQVref antrainiert.
Im Grundegenommen trainiert dir das Board ein Offset , ob positive oder negative - über deinem gesetzten Wert *
// * falls VDDQ Training auf Auto wäre. Bei "Enabled" ignoriert es deinen Wert jeden Coldboot.
VDDQ_CPU wird ebenfalls durch SKEW/ODT GroupA & B sowie RON (Pull UP/DOWN) beinflusst.
Hmm,
Direkt beinflussen kannst du es eigentlich nicht.
Es ist eine Interne Änderung.
Das Beste was du eventuell noch machen kannst, wäre sich eventuell #19,731 Post durchzulesen
Bzw diese Skalla (fals möglich) zu folgen.
Der Post oben erklärt welche CTL Gruppe wofür stehe, und was man eventuell "nicht" machen sollte
Im Endeffekt kannst du als Nutzer wirklich nicht viel machen. Auch mit "engineering bios" optionen nicht.
Eventuell helfe das noch #12,278
Genau so wie die V/F Curve ein Leaky/non Leaky sample definieren kann,
So sollte auch SA/MC Voltage auf den selben Eigenschaften skallieren.
Es gibt 13/14th gen welche bis 1.45 MC skallieren,
Und welche die auch 1.55 können.
Dann somit auch welche die nur 1v SA für 7200MT/s brauchen, und andere die 1.35v SA anliegen haben.
Ich weiß leider echt nicht wie ich sonnst noch helfen kann.
Außer mit "es kommt drauf an".
SA & VDDQ_CPU werden durch ODTs beinflusst.
MC wird durch Chip leakyness (hardset) beinflusst.
MC (VDD_CPU) wird ebenso durch RON's beinflusst.
RONs entstehen durch die Signal Qualität des PCBs. Für jeden MC ein Pull Up und Down Wert. Die Variable hier wäre das Mainboard.
Jede CPU zb verhält sich anders für beide Channels. (unwarscheinlich dass das Board daran schuld ist)
Tut mir leid,
Ich habe keine konkrete Antwort darauf.
Zu viele Variablen.
Dein Min/Max voltage limit ist pro CPU leakage, unique.
Und diese Skalla wird ein wenig durch deine ODTs und PLLs beinflusst.
Niedrige/Hohe Spannung als solches haben kein gut und böse. Es kommt auf die Impedance an und was der Chip nun mal braucht.
Ampere wird nicht durch Spannung als einzell-variable gebildet.
Somit auch beim MemOC heißt Spannung nicht gleich Hitze. Es kommt da auf die ODT/RTTs an.
Zuletzt bearbeitet:
Kein Boot mehr wenn ich das so manuell setze :>67↑-61↓-67↑-62↑
R0-R1, R4-R7 kann auf 0.
Dann lass das Training auf Auto.
Asus Boards bekommen es richtig hin
Warscheinlich ist es der erste channel welcher Probleme macht, oder 2 DPCs haben eine leicht abgeänderte Skalla.
Der Rest kann weiterhin auf 0
Lasse dir nur R3 auf 25 solange du _DD timings verwendest
Die _DR können alle weg, da du auf der Rückseite des Dimms, keine ICs hast und der delay nur Leistung kostet
Zuletzt bearbeitet:
Sollte, solange du kein RFC1 angeben kannst und mit RFC2 + RFCpb startest
kurze Frage an die Experten. IMC VDD ist im Asus Bios doch Memory Controller Voltage, oder? Bei Auto liegen hier bei mir auf dem Apex Encore 1.385v an. ich kann den Wert zwar verringern, das wird dann auch in HWInfo so angezeigt, auch wenn tatsächlich etwas weniger, als eingestellt, angezeigt wird. Erhöhe ich auf 1.4v, bleibt es bei max 1.385v. Muss man das erst noch "freischalten" wie bei VDD/VDDQ?
Dazu ist mir noch aufgefallen, dass wenn z.B. Karhu läuft, die 1.385 immer auf 1.368v abfallen. Ist das normal?
Dazu ist mir noch aufgefallen, dass wenn z.B. Karhu läuft, die 1.385 immer auf 1.368v abfallen. Ist das normal?
@-T0N1-
Kannst du mir mal bitte alle Tabs von MemTweakIT rüberschicken ?
Ich möchte gerne ein sanity-check durchführen ob alles soweit "ok" predicted/vorhergesagt? wird.
Und auch Auskunft darüber geben, ob die RFC/tXSR Änderung bei dir funktioniert oder failt ?
XS, XP, XSDLL, CKE, CPDED, XSR, CSL, CSH, PPD
Sind alle ein Päckchen und teil des Powerdowns bzw eher Clock-Halt Systems.
// EDIT: ^ https://www.futureplus.com/blog/ddr5-clock-stopping by Barbara Aichinger ~ sehr liebevoller Coach und einer der Haupt Designer von DDR5. Meistens auffindbar bei Keysight seminare.
CKE als "powerdown" existiert nicht mehr und wird über mehrere "kleine alignment" timings ausgeführt. (vor clockraise, mid clock , bei clock fall ~ usw)
Alleine das hinterlegt, dass eine fixierung auf diesen wie zb Buildzoid es anscheinend nun als CKE-4 verbreitet,
komplett falsch sei und dementsprechend einfluss auf die Stabilität der normalen Nutzertimings haben kann.
Ich würde gerne ein Auge darüber werfen
Ah, und powerdown ist immer aktiv und entspricht kein Latenz verlust. Es ist nicht der selbe DDR4 "stromspar" powerdown den man kennt.
Ich erwarte von ASUS dass es nun perfekt ist (da Peter daran arbeitet 🤭) aber dennoch
~ den korrektes Clock-Halting wird ebenso benötigt um tricks wie "DIMM FLEX" auszuführen.
Hier ein Beispiel:
Wäre eines dieser Timings falsch, kann es sehr schnell zu Überlappungsfehler hinführen.
Und das "patentierte" DimmFlex, haha *
* nun, der Thermal Shifting-Point könnte als Patent angemeldet werden? , aber nun ja~ 🤭
Funktioniert übrigens auch bei AMD, bloß unreif und deaktiviert;
Kannst du mir mal bitte alle Tabs von MemTweakIT rüberschicken ?
Ich möchte gerne ein sanity-check durchführen ob alles soweit "ok" predicted/vorhergesagt? wird.
Und auch Auskunft darüber geben, ob die RFC/tXSR Änderung bei dir funktioniert oder failt ?
XS, XP, XSDLL, CKE, CPDED, XSR, CSL, CSH, PPD
Sind alle ein Päckchen und teil des Powerdowns bzw eher Clock-Halt Systems.
// EDIT: ^ https://www.futureplus.com/blog/ddr5-clock-stopping by Barbara Aichinger ~ sehr liebevoller Coach und einer der Haupt Designer von DDR5. Meistens auffindbar bei Keysight seminare.
CKE als "powerdown" existiert nicht mehr und wird über mehrere "kleine alignment" timings ausgeführt. (vor clockraise, mid clock , bei clock fall ~ usw)
Alleine das hinterlegt, dass eine fixierung auf diesen wie zb Buildzoid es anscheinend nun als CKE-4 verbreitet,
komplett falsch sei und dementsprechend einfluss auf die Stabilität der normalen Nutzertimings haben kann.
Ich würde gerne ein Auge darüber werfen
Ah, und powerdown ist immer aktiv und entspricht kein Latenz verlust. Es ist nicht der selbe DDR4 "stromspar" powerdown den man kennt.
Ich erwarte von ASUS dass es nun perfekt ist (da Peter daran arbeitet 🤭) aber dennoch
~ den korrektes Clock-Halting wird ebenso benötigt um tricks wie "DIMM FLEX" auszuführen.
Hier ein Beispiel:
Wäre eines dieser Timings falsch, kann es sehr schnell zu Überlappungsfehler hinführen.
Und das "patentierte" DimmFlex, haha *
* nun, der Thermal Shifting-Point könnte als Patent angemeldet werden? , aber nun ja~ 🤭
Funktioniert übrigens auch bei AMD, bloß unreif und deaktiviert;
Zuletzt bearbeitet:
wie alt ist barbara und sieht sie gut aus? xD
so eine ddr5 hauptdesignerin wäre ideal daheim für die zukunft 🤣
MC Voltage, eigentlich VDD(2)_CPU genannt (ASRock hat es leicht anders)
Memory Controller Link-Voltage.
Nicht memory controller voltage.
Beinflusst von MC-PLL & Groups.
Voltage von der CPU Seite.
IVR TX VDDQ (VDDQ_CPU ~ ASRock genannt VDD_CPU)
Transmission Voltage (TX = Transmitter) von CPU zu MEM. VDDQ_CPU zu VDDQ_MEM.
Syncroniziert zwischen MEM IO (durchgehend durch gesammten DIMM) und CPU send (aufbauend auf MC aka VDDIO aka VDD2)
VDD_MEM ist für die Timings verantworlich und den "data-path" ~ DQ
VDDQ_MEM ist für die Stromversorgung und den voltage-floor verantworklich. Zusammen mit RTT_PARK_DQS. Aka DQS section.
Verantwortlich für Memory I/O.
VPP_MEM
Chargepump section.
Füttert memory cells sowie PMIC. Hat einfluss auf RFC und REFI.
SWA (VDD_MEM) und SBW (VDDQ_MEM) sind zusammengeschalten in den meisten fällen.
Je nach Größenunterschied vom erstellten VREF (also was ist signal high, was wäre signal low)
Kann es vorkommen, dass VDDQ_MEM tiefer als VDD_MEM sein muss, damit man fehlerfrei ist.
Je größer der stabile Unterschied (delta) zwischen den beiden (das selbe bei der CPU zwischen VDDQ und VDD2 (MC)) ~ desto qualitativer und verlustfreier war das signal.
Hab keine Angst MC voltage hochzudrehen,
Jedoch kann es erwarten dass (VCC)SA auch höher gehe. // alte SA zu IA delta Thematik
Die echte memcontroller Spannung ist dynamisch und ehmalig als (VCC)IA bekannt.
Was du mit MC beinflusst ist nur die MC Link stärke von dem Sockel zu den Dimm slots.
In dem fall kann es eine Erhöhung brauchen, sollte der Nutzer 4 Dimms betreiben.
Je niedriger desto besser
EDIT:
Genau so wie bei Mem VDD für die Timings verantworlich wäre und VDDQ für die Stromversorgung bzw den Floor
Ist es bei der CPU das selbe
VDDQ_CPU ist der Floor (DQS) , und MC (VDD2) ... man, es hat VDD_CPU zu heißen
Wäre für den Clock, bzw DQ verantwortlich.
Bei beiden Themen , haben beide eine Unterschiedliche Delta ~ und skallieren gleichzeitig.
Allerdings wird MC von SA leicht beinflusst. Einfach weil sich im versteckten IA ändert. (das kannst du auf HWInfo tracken)
Zuletzt bearbeitet:
Unsicher ob sie Enkelkinder habe :')
Komm, ich bitte dich~~
Jedoch sehr nett und ein guter Lehrer.
Ich bin mir sicher, dass noch JEDEC Seminare von Ihr online wären.
IMC-Potenzial ist vorhanden
Stark 💪
