[Sammelthread] Intel DDR5 RAM OC Thread
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cHio
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Beim Beginn einer neuen Gen lass ich das noch durchgehen. 1700 ist allerdings EoL.
cHio
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16GB A-Die ist ja sowas von Vorgestern 
HCI Memtest 100% sagt mal rein gar nix aus.Bei einigen scheint das Encore ziemlich zügig zu reifen
Jop ... genau so wie Latenz unter 50ns ...
Welche Setting haste jetzt am Start..? Schick mal bitte screen mit AIDA Bench..bei mir reift auch einiges , 3x durchlaufen lassen und ist stable
Beitrag automatisch zusammengeführt:
Bei mir hat Karhu n Fehler geworfen, brauche 1.44v VDD/Q für 8000@C36.. Vielleicht würden auch 1.43 gehen, aber der RENESAS PMIC lässt sich nicht so gut einstellen, wie z.B. ein Richtek..
xST4R
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karhu ist 3x hintereinander mit 10k durchgelaufen , max temperatur 39grad nach den 3runs - die latenz würde mit sicherheit sinken mit einem ordentlichen windows aber nur wegen aida mach ich das jetzt nicht neu du hast ja den vorteil vom 13700k (die 1x700k sind von den latenzen immer besser!)
so sieht das nach 1h aus
tRFC bin ich nun am einstellen damit hab ich nun auch noch mal knapp 1mb/s rausgeholt
mal schauen ob 512 stable ist alles was niedriger und durch 16 teilbar ist funktioniert bei mir nicht -.-
tRFCPB versuch ich nacher auch mal weniger
vielleicht kann ich auch bei den maintimings noch was rausholen , muss ich später mal versuchen xD @eXce aber sieht langsam echt straff aus oder xD
Zuletzt bearbeitet:
Tut mir leid, das verstehe ich nicht ganz.Genau das meine ich, im Bios bei den Trainings Einstellungen deaktivieren. Dann gehen deine RTL´s zwar hoch aber du kannst später die dann manuel einstellen, ich denke das, dass Bios die bei dem hohen Takt einfach zu scharf einstellt, aber vielleicht kann hier ja mal ein Pro was dazu sagen.
Training Round Trip Latency - on -> off
Es gibt nur 2(+1) Variablen,
Es ist korrekt & es ist inkorrekt.
(es ist nur korrekt dank X)
RTL Werte werden:
INIT [MC0]: (MT/s / 800 ) + CAS + 19 +5
Slave [MC1]: (MT/s / 800 ) + CAS + 19
ausgerechnet.
1. MC Link wird herunter-gerundet
2. MC Link wird hoch-gerundet.
Bei 8000/800+34+19 = 63.0 (+5)
MC0 CH0 ~ R0 68, R1 (X) ⇅
MC1 CH0 ~ R0 63, R1 (X) ⇅
MC0 CH1 ~ R0 68, R1 (X) ⇅
MC1 CH1 ~ R0 63, R1 (X) ⇅
Für 8400MT/s
8400/800+34+19 = 63.5 (+5)
MC0 CH0 ~ R0 68, R1 (X) ↓
MC1 CH0 ~ R0 63, R1 (X) ↓
MC0 CH1 ~ R0 69, R1 (X) ↑
MC1 CH1 ~ R0 63, R1 (X) ↑
Für 8200MT/s CAS 32
8200/800+32+19 = 61.25 (+5)
MC0 CH0 ~ R0 66, R1 (X) ↓
MC1 CH0 ~ R0 61, R1 (X) ↓
MC0 CH1 ~ R0 66, R1 (X) ↓
MC1 CH1 ~ R0 62, R1 (X) ↑
Für 7800MT/s
7800/800+34+19 = 62.75 (+5)
MC0 CH0 ~ R0 68, R1 (X) ↑
MC1 CH0 ~ R0 62, R1 (X) ↓
MC0 CH1 ~ R0 68, R1 (X) ↑
MC1 CH1 ~ R0 63, R1 (X) ↑
.25 (1x ↑), benötigt keine Rundung im Init, da die Ziffer heruntergerundet wird.
.5 (2x ↑), werde am 2. MC und im gesammten verlangsammt (hochgerundet), sollte keine Rundung für CH0 stattfinden müssen (Boardlayout ~ Channel A/0 topic)
.75 (1x ↓), werde im gesammten hochgerundet, jedoch kann der näheste channel hinunter (Ausnahme, Boardlayout)
.00, brauche keine Rundung.
Bei Unsicherheit immer hochrunden.
Mehr Delay ist besser als ein Dropout.
R4-R7 gehören zu dem Daisy Chain/Fly-By Slot.
Jeder Slot/Dimm habe 2 MC link's. Einen pro Subchannel.
Jedoch selbst damit sind "simulatous operations", nicht möglich.
Es kann sein, dass ich R1 & R3 zwischen Side und Rank verwechsel.
Ich denke aber es ist korrekt.
SC, SD/DD, DR, SC_Long
Sind mathematische Verzögerungen.
Es ist unmöglich, dass diese den exakten Wert von 8 oder 4 haben.
Viele Boardpartner machen diesen Fehler dank bestimmten XOCer'n.
^ Dual Sided:
WRWR_SG 32, DG 8
WRWR_DD 12
WRRD_DD 8
RDRD_DD 8
RDWR_DD 16
^ tDR unter Fragenstellung, ansonnsten identisch zu DD.
Single Sided:
WRWR_SG 16, DG 8
WRWR_DD 6
WRRD_DD 4
RDRD_DD 4
RDWR_DD 8
^ tDR auf 0
Bei Benützung von DD's für die Verzögerung zwischen (Sub) channels,
Sollte man R1 aktiv lassen
DR timings für single sided-dimms sind quasy Grundlos, aber wie oben gilt
Entweder R4-R7 zero + tDR 0, oder bei tDR die Operation zwischen Rd & Wr verzögern & RTL aktiv lassen.
0 = deactivated
1 = used for ODTEnableDelay, but skipped if not needed.
>/= 2 = inserted/wasted as delay. Need unclear. IC's are dumb.
Ein weiterer großer Fehler bekannt durch XOCer sei,
Dass diese RRD_(L/SG) niedrig stellen, ebenso WRWR_SG
Jedoch jeden Schreibzugriff zu den DIMMs komplett verlangsamen.
Natürlich gibt ATC für nicht ASRock ein +4 Ergebniss für WTR_S/L oben drauf.
Allerdings ist es eher ein Nutzerfehler.
WTRS = RRDS oder half. DualSided wäre =equal=
WTRL = RRDL²
(CCD S/M/L topic)
24gb dimms erwarten mindestens RRDL 12 bei hohem Clock.
Keine dual sided Verlangsamung nötig, da jede Seite einzelln angesprochen wird. Das ist kein RDIMM.
Sollte man Probleme mit niedrigem WTR_ haben, wäre der Hauptpunkt für den Fehler entweder zu scharfem tRTP
Oder bei tWR, bzw zu niedrigem WRWR_SG/L.
tFAW bleibe immer 32, solange keine 2kb pagesize DIMMs verkauft werden. Dann geht der Wert auf 40 hoch.
Zuletzt bearbeitet:
LuxSkywalker
Enthusiast
LuxSkywalker
Enthusiast
Der Rechner war heute morgen aus - laut log kam bei 15000% ein Error..
Werd mal etwas mehr Spannung versuchen..
Sehe ich grad etwas anders. Cb23 läuft, Karhu läuft aber Prime kackt ab. Jetzt mit TX und IMC auf Auto läuft Prime zumindest schon mal. Bei dem 20K Karhu run war TXauf 1.2v und IMC auf 1.25v.
Das scheint nicht zu reichen. Ich hatte gestern bei Spielen auch so n knacksen im Sound ab und zu.
LuxSkywalker
Enthusiast
@snakeeyes
das ist wirklich interessant - nach meiner Information u.a. auch dem oc.net Forum war dies bei Single Sided Modulen gar nicht mehr nötig
das ist wirklich interessant - nach meiner Information u.a. auch dem oc.net Forum war dies bei Single Sided Modulen gar nicht mehr nötig
Stehe in #11.350
Subchannels existieren bei DDR5
Und die Bedeutung der Wörter Rank und Channel habe eine abgeänderte Bedeutung.
Leider schaffen dies Memory-Retailer ebenso nicht "dual side" von "dual rank" zu unterscheiden.
Das "Dual Rank" wie wir es von DDR4 kennen, kann physikalisch bei UDIMM nicht funktionieren,
UDIMM ist nur single strobe und single-action pro Burst (8 Pro Seite, 4 pro subchannel ~ ReadBL / WriteBL = 16).
Solange kein 2 ROW IC-Layout verwendet wird, kann es nie mehr als eine Aktion ausführen und hat dementsprechend Syncronization Werte & Timings zwischen Subchannels.
Different Dimm, setzt nur vorraus dass es ein anderer Channel ist.
Worin 2+2 pro DRAM Stick existieren können.
Beide pro Seite des DRAM Stick's werden einzeln von den MCs angesprochen.
~85% davon werde in der CPU/APU gezogen und interleaved ($ Mainboard Grund). Je nach Platform funktioniert das minimal anders.
Die minimum "offset timings" , sind dann dementsprechend vom Host-Interface (CPU/Board) minimal anders.
Bei AMD nehme man die Single Sided Werte -1. Da ist das tBURST minimum auf 3 & nicht 4.
Im MemController bleibe das minimum weiterhin tBURST 8.
(ein langes Thema, den es sind weiterhin kalkulierte offset Werte und keine fixen Werte wie 4 oder 8)
Manche Aktionen benötigen ein PhyDelay manche nicht. Somit sind es auch nie die selben Werte für alle DD bzw DR.
Wenn allerdings der Rest im DIMM interleaved wird (RDWR_SG/DG und weiteres) , genau diese "offset timings"
Dann ist Genauigkeit wichtig. DDR5 ist ein standalone ecosystem, wie deine GPU.
Sollte man tDR timings bei Single Sided modulen verwenden, wird dennoch versucht es über die rückwand des PCBs zu verbinden.
Der delay wird ausgeführt und darauf gewartet.
Jedoch ist das Ziel in dem Fall nicht existent, somit wird es zu einem "additive delay mid-operation" ohne Verwendungsgrund. Sub-rank & Sub-channel Thema. DR = Rückwand (subrank_01)
Auch für diesen Setzt RTL ein und dementsprechend die anderen (nicht consumer) sichtbaren Timings für DQ & DQS delays.
Genau aufgrund dieser Genauigkeit, kann es vorkommen dass Stabilität erreicht wird oder einem vorgegaukelt wird, dass 2ndaries niedriger können als sie es eigentlich dürfen.
Im schlimmeren Fall überlappen bestimmte timings, bis diese wieder hinuntergesetzt werden. Ein 2 schneidiges Schwert.
Sollte Nutzer nicht absichtlich diese deaktivieren, und die dementsprechenden RTLs ~ so werden diese benötigt und selbstständig korrigiert.
Ob diese Korrektur nun auch erkennt dass du einen zu niedrigen Wert eingestellt hast, ist dahingenommen.
Leider ist das Thema nicht einfach,
den ICs sind zwar dämlich, jedoch der SPD Hub ist es nicht.
SG Thema:
RAS unter RCD Thema usw.
Nachlesbar #9,779, #9,787
In meisten Fällen, beobachte XOCer nur dass der Wert in seinem perfekten (single action) Test skaliert.
Jedoch habe keine Möglichkeit zu merken, welche Probleme er durch seine Timings erstellt und halting-korrekturen damit erzwingt.
Nur im schlimmsten Fall wenn PPR (Post Package Repair/On-Die ECC) buffer nicht ausreicht, errort der Ram (meistens) duch timing-überlappungen.
Den kein Timing gehe alleine.
Jede Änderung hat seinen Einfluss auf die Aktion vor dem Timing, und die darauf folgende Aktion nach dem Timing.
Meistens in Paaren, aber fast immer 3'tel.
Zuletzt bearbeitet:
Hab einen 14900KF.. Welche ME nutzt du für dein 0904 BIOS..?
Felix the Cat
Der mit SeLecT tanzt
Virtual channel & Real channel
4 virtual 32bit channel pro slot
64bit single sided UDIMM Channel pro Dimm-Seite.
2x 64 bit slots welche Pro Seite entweder im per-subchannel oder full channel arbeiten können.
Die gold-finger sind keine punch-through. Sie sind gespiegelt und jede Seite kann einzeln angesprochen werden.
Wir benützen momentan 2 controller pro Seite, um im HOST (CPU/APU) zu interleaven und somit eine schwäche von UDIMM zu überrücken.
Anstelle Double Strobe Dual Rank RDIMMs zu verwenden, welche teurer sind und schwerer zu OC'n wären, aber dafür 2 actions pro command können und die höheren timing kein Problem wären.
Womöglich auch um die kompatibilität zu DDR4 zu garantieren.
Für den Controller spielt allerdings RDIMM oder UDIMM keine Rolle. Sie sind nur leicht anders geschalten.
Es spielt keine Rolle, da DDR5 standalone wäre und eigentlich alles innerhalb des memory-sticks selber geschieht.
Weswegen die doppelt so hohen timings und Prefetcher von 16 mit OTF (on the fly switching) mode zu 32.
Im grundegenommen verwenden wir DDR5 komplett falsch und auf eine Absurde Art, welches Mainboard kosten hochtreibt;
Im Tausch für minimal mehr Bandbreite und niedrigerere Latenz durch überbrückung mancher Schwächen.
Auch ein Grund weswegen DDR5 weiterhin missverstanden wird.
EDIT:
Ein Firmware Bug - und ATC Bug @Felix the Cat ~ fals du sowas siehst.
ATC deinstallieren, und Timings neu erstellen (kein Profil laden), ansonnsten das Bios neuflashen & dann ATC neu installieren.
Kann passieren wenn man mit den RTLs spielt, bzw diese irgend ein Blödsinn antrennieren;
Beispiel 12900K auf Z690 APEX (convert)
3 Monate altes Aida Beispiel
Hat sich als Quad-Channel auszugeben
Ansonnsten stimmt etwas nicht. Timings oder Bios. Bzw Beides
4 virtual 32bit channel pro slot
64bit single sided UDIMM Channel pro Dimm-Seite.
2x 64 bit slots welche Pro Seite entweder im per-subchannel oder full channel arbeiten können.
Die gold-finger sind keine punch-through. Sie sind gespiegelt und jede Seite kann einzeln angesprochen werden.
Wir benützen momentan 2 controller pro Seite, um im HOST (CPU/APU) zu interleaven und somit eine schwäche von UDIMM zu überrücken.
Anstelle Double Strobe Dual Rank RDIMMs zu verwenden, welche teurer sind und schwerer zu OC'n wären, aber dafür 2 actions pro command können und die höheren timing kein Problem wären.
Womöglich auch um die kompatibilität zu DDR4 zu garantieren.
Für den Controller spielt allerdings RDIMM oder UDIMM keine Rolle. Sie sind nur leicht anders geschalten.
Es spielt keine Rolle, da DDR5 standalone wäre und eigentlich alles innerhalb des memory-sticks selber geschieht.
Weswegen die doppelt so hohen timings und Prefetcher von 16 mit OTF (on the fly switching) mode zu 32.
Im grundegenommen verwenden wir DDR5 komplett falsch und auf eine Absurde Art, welches Mainboard kosten hochtreibt;
Im Tausch für minimal mehr Bandbreite und niedrigerere Latenz durch überbrückung mancher Schwächen.
Auch ein Grund weswegen DDR5 weiterhin missverstanden wird.
Beitrag automatisch zusammengeführt:
EDIT:
Ein Firmware Bug - und ATC Bug @Felix the Cat ~ fals du sowas siehst.
ATC deinstallieren, und Timings neu erstellen (kein Profil laden), ansonnsten das Bios neuflashen & dann ATC neu installieren.
Kann passieren wenn man mit den RTLs spielt, bzw diese irgend ein Blödsinn antrennieren;
Beispiel 12900K auf Z690 APEX (convert)
3 Monate altes Aida Beispiel
Hat sich als Quad-Channel auszugeben
Ansonnsten stimmt etwas nicht. Timings oder Bios. Bzw Beides
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Felix the Cat
Der mit SeLecT tanzt
EDIT:
Ein Firmware Bug - und ATC Bug @Felix the Cat ~ fals du sowas siehst.
ATC deinstallieren, und Timings neu erstellen (kein Profil laden), ansonnsten das Bios neuflashen & dann ATC neu installieren.
Kann passieren wenn man mit den RTLs spielt, bzw diese irgend ein Blödsinn antrennieren;
Beispiel 12900K auf Z690 APEX (convert)
3 Monate altes Aida Beispiel
Hat sich als Quad-Channel auszugeben
Ansonnsten stimmt etwas nicht. Timings oder Bios. Bzw Beides
Also Neuinstallation, etc bringt bei mir nichts.
Wenn dann ist es vllt eher ein Windowsproblem, da ich das ganze schon beim MSI Z790 Carbon hatte und es nun beim Apex mit dem selben Windows ebenso ist.
Also Board-Wechsel, neue Bios-Versionen, 4 verschiedene RAM-Kits, etc hat alles nicht geholfen.
Dann bleibt nicht viel anderes übrig als, dass es ein Nutzerproblem ist.
Ich hatte es und konnte es durch 2-3 bios downgrades lösen. [alle Screenshots gehören mir]
(Bios downgrade via UEFI, und flashback upgrade, dann bios update via UEFI)
Das war für ATC eine Änderung genug, um sich neuzukonfigurieren.
Die chance dass das Board den selben Fehler durch 2 Boardvendors hat ~ ist viel zu gering. Nahe zu unmöglich
Es bleibt nur noch dein OS oder deine Timings.
Leider ist USB flashback kein komplettes Bios update.
EEPROM hat eine limitierte Lebenszeit und nicht jedes Bit wird überschrieben.
Somit wäre auch ein same-bios reflash nur 1/10'tel eines flashes. bzw garkeinen und nur ein CMOS/NVRAM wipe.
Versuche mit RevoUninstaller Portable, ATC zu entfernen und ME ebenso
Downgrade das Bios via UEFI zu einem frühen status.
Dann update via USB Flashback (button fals möglich) und erst dann installiere dir wieder ATC , eventuel erst mal die 13er version und dann die 14er version oben drüber.
Wenn das nichts bringt, kann es nur am Windows liegen (Revo sollte jedoch alle Spuren entfernt haben) ~ wenn du auf Stock auch nur Single Channel siehst.
Dual ist generell komisch, aber wäre potentiel möglich bei einem 2DPC (4dimmer) Board.
Im Grundegenommen passiert das wenn man mit RTLs rumspielt.
Zumindest was ASUS angehe, ist derren RTL Pattern-Training perfekt.
Ein manuelles Training mache mehr kapput
aber nun kennt ihr die Formel~Ebenso die VDDQ Training option "an" , verstärkt die Variable des (cold boot retrain, bzw instabilität) Problems
Es trainiert VDDQ & VREF [auf basis von MR10] zwischen CPU & DIMM side. Das heißt auch, es korrigiert und überschreibt nutzergesetzte Spannungswerte.
Enabled = Overrides all
Auto = Trains remain Auto values of target category
Disabled = Refuses to train and falls back to OCMR Datafield, if pattern exists and user hasn't supplied a value. Prioritizes uservalue.
Es gehört auf AUS (bzw Auto)
Aber dann hat man es deutlich schwerer die Delta's herrauszufinden.
Jedoch eine weitaus niedrigerere Chance beim nächsten Tag/Woche den PC instabil zu finden.
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