[Sammelthread] Intel DDR5 RAM OC Thread

[Veii]

I don't know why those values aren't exposed by ASUS, it's a stupid thing to hide them.

Market Monopol
Tradesecret
Call it how you want

Intel ecosystem, depends on Boardpartners tuning the Board & community treating it on board-by-board base.
AMD ecosystem, depends on HQ to politely-enforce, tuning which all Boards have to meet. No own ODT/RTT/Timing tuning allowed. Soo AMD is wrong for everything ~ community standpoint 🤭
^ but its kind of easy for the mass, even if fixes take months. All Boards that way are good and behave predicably identical.

If big players leak their FW Tuning, then outside of the PCB which is not thaat variable (all engineers are intelligent, there is no "inferior Boardpartner")
There wont be much of a reason to buy the high end, nor the users pay the price for this tuning.
Then a small STRIX ITX board, wouldnt be tooo much different from a ROG series Board.
A TUF series might, as they consider it entry. But a ProArt or Strix wouldn't be mass-quality.

It wouldnt be practical to outsource another Batch or even Manufacture of the PCBs, just soo quality can be lower.
And if PCB material doesn't change, routing maybe designs some other team ~ it wouldn't be tooo much different.
Its mostly Firmware that limits the lower tier Boards

As an example
I agree with QC and testers section leaving more OC information for the mass and go-by suggestions, like we researchers do.
But, i understand why things are hidden.
As long as active Team to Community communication exists ~ it should be ok.
And as long as users dont get locked out of important bios options ~ of course 🤭

Beitrag automatisch zusammengeführt: 13.01.2024

I still need to study the skews, tried to play them with help of @CarSalesman , but it's a harder topic for me atm

Given we've researched this, for months.
I can not suggest

What you need to know is out on OCN.
CTL0 is flawless.
The rest needs understanding of Groups and RTTs. Outside of understanding what CPU voltages do.
Then you can tune CTL1's based on the ODT/RTT foundation.

Skewing delays are complicated.
There are already plenty of options that have no user-understandable names to them but stand for DQ, CA, CS.

You guys also miss 30+ memory tuning options.

All those things have higher priority, before you should consider learning about slopes.
Slopes can be calculated, kind of. RTTs (A) power can be calculated ~ kind of.

But ~not wanting to be selfish~.
I strongly don't recommend to waste time there.
Use whats out and work with Boardpartners People, to help bring bios forward.
// The userbase mass tuning and posting is helpful. The selfish research like me who then is annoying, is rather a burden.
All those options shouldn't be userbase's worry. The board has to "just work".
Its what you pay a premium too.

Invest time to understand DQ+CK, CA, CS & DQS
That helps managing some voltages and groups.
This has the highest priority ~ in what i would recommend

Or even if you don't
Look up some papers on the Groups a bit.
This makes more sense for the time invested.
Slopes , they have to be correct to begin with~
Not userbase's work but glad access is given.

Beitrag automatisch zusammengeführt: 13.01.2024

There is a small jump in my curve, but still, it looks solid. AC_LL is 0.60 now, I will lower it again to see if it stable on 0.50-0.56

You need to slightly work on this

I need the floor to be near flat
I wish for a droop bellow 3600MHz
A drop between 4200 to 5200MHz
And a linear spiky peak.

^ goals.
Min near 700mV for safety.

This is what i want to see

But thank you for the mention and post
You can forward stuff i dont mind~~
Maybe if you are bored , try to optimise sub 3600MHz section a bit more

use steps of 3mV, and max steps of 6mV. Well 6.25, but tool already does the calculations
Work probably is to make a big drop on P4, let it fix the others
Then make like a 12mV increase in P5 , let it fix the ones
and then add a bump of whatever voltage is left after P2 so it fixes P1 too and is a flat line

That should hopefully create this shape i want to see.
Substrate are not scaling linear !
I'm afraid people on OCN will misunderstand intentions, and think i'm making linear curve * haha.
Curve should be S like. Similar to ASUS Tuning but stronger drop bellow 3600MHz. Subtle droop bellow 5Ghz
Generally only work left is P5 and lower ~ but you need to track game min/avg fps with it. On dynamic jumping load.

* Only AC_LL scales linear.

 

[Braegnok]

XP belongs to self refresh category and powerdown
SelfRefresh is always active. CKE behavior is replaced because PD is also always active
Because clock halting exists.

If you mess with one powerdown timing to absolute minimum, you mess all the visible and the remain invisible timings up.
// Things users can modify is a fraction of whats actually going on. Timings are just "extra's". Bonuses. Unless they are utterly broken, they are not so relevant to reach high clock.
CKE, XP at minimum value is incorrect. Especially because value is floating on tCK which's length changes between clock straps.

If you want all at minimum values. // minimum here means hardware minimum transition, not logical "will work" minimum.
You need to change CPDED, too.
Pyramid system of stacking issues. Touch one, change all.
No timing goes alone

I suggest to not listen to min-value approach method.
Past (into) Powerdown or Clock halt
You got timings before and after it too.
They also have to align. Not everything is designed "to wait" for the other.

Things are not as rudimentary and lazy as one might think
Especially with ODECC + PPR included. Basically error correction.

Tibsci is correct.
DQ (data) Strobe (voltage) issue.
Link dropout which is made as a foundation by VDDQ.

May be side-influenced by ODT (hence SA) & Slopes
But is a connection point between CPU and MEM.
#0 is very bad. #6 is also bad but less.

Beitrag automatisch zusammengeführt: 13.01.2024

Don't get fooled by the low SA.
This value does more than just being "a single voltage".
It getting low, doesn't exactly mean amperage in chip will be lower 🤭
But i like the idea and implementation how its done atm.
Well lack of access still & behavior will change again with future bioses, but its ok~

Thanks Veii,

appreciate all your advice, I agree min-value approach method is not best option for my system. I will leave it,.. as is working fine now.

 

[robonz]

Anhang anzeigen 958999
Anhang anzeigen 959000
Anhang anzeigen 959001
Anhang anzeigen 959002


Anhang anzeigen 959019

What about full mem VST/VT3 now?

 

[tibcsi0407]

Market Monopol
Tradesecret
Call it how you want

I think the others can reverse engineer it if they want.

You need to slightly work on this

Ofcourse I will, just wanted to fix the lockups. I will share the progress.
Thank you for the advise, will fix those low points.

This is a never-ending story as I see, but it's nice that we have someone who can teach us. 👍

Beitrag automatisch zusammengeführt: 13.01.2024

What about full mem VST/VT3 now?

I used my old profile to use it as a comparison.

 

[Veii]

@tibcsi0407 want to verify if anything in Aida or y-cruncher changes with
CTL0
DQ VREF

178

96

if stability or your voltages break ?
I've multi verified already, for 24gb dimms too
But i'm curious if there is any change whatsoever.

Whenever you have time , or already are done with tuning for some time

 

[tibcsi0407]

@tibcsi0407 want to verify if anything in Aida or y-cruncher changes with
CTL0
DQ VREF

178

96

if stability or your voltages break ?
I've multi verified already, for 24gb dimms too
But i'm curious if there is any change whatsoever.

Whenever you have time , or already are done with tuning for some time

Of course. When I will be at home I will test them. I am opened for any fine tuning. 👍

 

[CUSTOM1337]

@Veii und .com iwelche tipps noch? Läuft so gut hab ich iwas an Timing evtl. falsch oder geht da noch was?
z690 hero mit einem 13700k auf 5,3*4,3*4,7

 

[Veii]

@Veii und .com iwelche tipps noch? Läuft so gut hab ich iwas an Timing evtl. falsch oder geht da noch was?
z690 hero mit einem 13700k auf 5,3*4,3*4,7

Guten Morgen~!

Ich bin persöhnlich kein Fan von zuu niedrigem tWR
Besonders weil nicht jede Aktion perfekt startet & abschließt.
Somit es sehr unwahrscheinlich ist dass man Re-, Precharges perfekt aufeinander abstimmen kann.

Was nun bedeuted dass nicht jeder Read und alle Writes im Hintergrund, ohne AutoPrecharge (AP) sind.
tWR hat die Fähigkeit nur zu starten nachdem tWTR_A(utoPre) durch ist.
tWTR_A ist nicht von dem Nutzer änderbar, und in einer Read+AutoPre situation , wäre WR zuu langsam. // user caused halt-condition
Viele kleine Kleinigkeiten.
Aida trackt tWR und maanchmal tRP. Aber eigentlich sind das Hintergrund aufgaben, und selbst wenn die "potentielle Bandwidth" langsamer aussieht ~ hat es in der Realität wenig Einfluss.

Ansonnsten:

Beitrag automatisch zusammengeführt: 14.01.2024

Fokuspunte:

Das hier sind Fakten, keine Speed-Regelungen
Die einzige variable ist, dass wir UDIMM nicht als 64bit single link interface nützen.
// Und Daten alle 8 clock gesendet werden, selbst wenn beide Subchannels individuell genützt werden können. CPU ➔ MEM 8nCK / MEM ➔ CPU 2*4nCK. Rd-Wr-Rd Roundtrip 16nCK (R/W BL=16)
Sprich der CPU host Einfluss auf die Writes hat (2x4 nCK anstelle 8), jedoch weiterhin reads 8nCK lang sind. Das interne Clock-Signal.
Da Daten oft ICs springen und die CPU nichts "rausnehmen" kann. Sie muss sich an die Hardware Limitierung von dem Memory Stick halten 🤭
Egal ob die CPU intern auf tBURST 3 oder 4 läuft. UDIMM läuft auf tBURST 8 (BurstChop = single action) oder BurstLength 16 (full-roundtrip action)

---

EDIT:
Basically tWR should never be lower than tWTR_L
And tWR should never be lower than RTP + WTRA (X).
Soo tWR should never be lower than 12+X (+BC8 aka +8). Depends when tWR is needed.
In the most simplified way possible, ignoring most "but if" variables.
= don't go under value 24. Optimally never under value 20, because that's just silly and begs for trouble.

EDIT2:
Because things are not only working in BC8 mode,
The correct correct rule is not under 48, but 24 is somewhat an option.

 

[CUSTOM1337]

Guten Morgen~!

Ich bin persöhnlich kein Fan von zuu niedrigem tWR
Besonders weil nicht jede Aktion perfekt startet & abschließt.
Somit es sehr unwahrscheinlich ist dass man Re-, Precharges perfekt aufeinander abstimmen kann.

Was nun bedeuted dass nicht jeder Read und alle Writes im Hintergrund, ohne AutoPrecharge (AP) sind.
tWR hat die Fähigkeit nur zu starten nachdem tWTR_A(utoPre) durch ist.
tWTR_A ist nicht von dem Nutzer änderbar, und in einer Read+AutoPre situation , wäre WR zuu langsam. // user caused halt-condition
Viele kleine Kleinigkeiten.
Aida trackt tWR und maanchmal tRP. Aber eigentlich sind das Hintergrund aufgaben, und selbst wenn die "potentielle Bandwidth" langsamer aussieht ~ hat es in der Realität wenig Einfluss.

Ansonnsten:
Anhang anzeigen 959249
Anhang anzeigen 959250

Beitrag automatisch zusammengeführt: 14.01.2024

Fokuspunte:
Anhang anzeigen 959251
Anhang anzeigen 959310
Anhang anzeigen 959252Anhang anzeigen 959253
Das hier sind Fakten, keine Speed-Regelungen
Die einzige variable ist, dass wir UDIMM nicht als 64bit single link interface nützen.
// Und Daten alle 8 clock gesendet werden, selbst wenn beide Subchannels individuell genützt werden können. CPU ➔ MEM 8nCK / MEM ➔ CPU 2*4nCK. Rd-Wr-Rd Roundtrip 16nCK (R/W BL=16)
Sprich der CPU host Einfluss auf die Writes hat (2x4 nCK anstelle 8), jedoch weiterhin reads 8nCK lang sind. Das interne Clock-Signal.
Da Daten oft ICs springen und die CPU nichts "rausnehmen" kann. Sie muss sich an die Hardware Limitierung von dem Memory Stick halten 🤭
Egal ob die CPU intern auf tBURST 3 oder 4 läuft. UDIMM läuft auf tBURST 8 (BurstChop = single action) oder BurstLength 16 (full-roundtrip action)

---

EDIT:
Basically tWR should never be lower than tWTR_L
And tWR should never be lower than RTP + WTRA (X).
Soo tWR should never be lower than 12+X (+BC8 aka +8). Depends when tWR is needed.
In the most simplified way possible, ignoring most "but if" variables.
= don't go under value 24. Optimally never under value 20, because that's just silly and begs for trouble.

EDIT2:
Because things are not only working in BC8 mode,
The correct correct rule is not under 48, but 24 is somewhat an option.

Danke! Ich werde die Tage das neue BIOS meinem Z790 Hero draufspielen und nochmal alles neu machen. Werde dann 5,5 P Core ausloten und den ram nochmal alles neu machen. Dann würde ich TWR (20/24) oder auf Auto lassen da das System/Bios dann selbst den guten zusammenhängenden Wert suchen sollte

Danke für die info bockt immer alles zu lesen und versuchen zu verstehen auch wenn ich spät angefangen habe sehr detaillierter mich einzulesen

Eine andere Frage an @all, macht ihr alles manuell? Laded ihr doch XMP 1 oder 2 und arbeitet euch von da dran oder doch sogar Asus XMP Tweaked und dann rein? Ich habe sogar noch bei DRAM Timing Abschnitt Maximus Tweak Mode 1 oder 2

 

[Veii]

Danke! Ich werde die Tage das neue BIOS meinem Z790 Hero draufspielen und nochmal alles neu machen.

Z690 zu Z790 Hero ?

Werde dann 5,5 P Core ausloten

Renne kein fixen clock und keine fixe core Spannung

. Dann würde ich TWR (20/24) oder auf Auto lassen da das System/Bios dann selbst den guten zusammenhängenden Wert suchen sollte

Das was Auto markiert wurde muss auf Auto
tWR kannst du erzwingen. Oder tRFC Mini benützen um es gegenzuprüfen.
Das selbe Sheet welches dir die TM5 Errors erklärt. Das Original.

DDR4/5 Helper by Veii

docs.google.com

tWR 24 ist ok.
tWTR erzwingen und die markierten Werte auf Auto.

Maximus Tweak Mode 1 oder 2

Tweak mode 2 ist ok bei den neuen biosen.
Selbst wenn powerdown & selfrefresh timings eigenartig sind.

 

[AndreasP1981]

Eine andere Frage an @all, macht ihr alles manuell? Laded ihr doch XMP 1 oder 2 und arbeitet euch von da dran oder doch sogar Asus XMP Tweaked und dann rein? Ich habe sogar noch bei DRAM Timing Abschnitt Maximus Tweak Mode 1 oder 2

XMP Tweaked
Tweak Mode 2

 

[laychi]

@Veii

Hallo.
Ich habe viele antwort von dir gelesen letzte zeit und ich habe versucht meine 48(2x24)GB G.skill M-Die kit finetunen.
Gestern nacht habe ich gespielt mit der SA und VDDQtx voltage, ich könnte das spannung reduzieren.
Aktuelle einstellung bei cpu ist:
13600K @1,27V P55 E45 R48(socket sense warscheinlich- MSI Z790 Tomahawk MAX)
Für SA, VDDQtx und VDD2 test habe ich benutzt erst BenchMate-Y-cruncher 0.7.10 - Pi2.5b
Dannach 30 min y-cruncher VST/VT3-->VDD2 musste ich auto lassen, ~1,43V, bei 1,4V hatte ich schon fehler.
In der nacht habe ich gelassen noch 25 cycle TM5 Usmus1 laufen. ' fehler habe ich bekommen leider. Und ich denke das laufzeit auch viel zu lang.
Was meinst du? Was soll ich ändern und warum?
ATC zeigt falsch, deshalb ich habe mit rot geschriben die werte von bios.(letzte bild).


Edit:
Vorher habe ich getestet das arbeitspeicher mit 1,47V Spannung, Ich habe in der nacht versucht zu reduzieren 1,46V.
Kann sein deshalb diese ein fehler bei TM5, aber vorher nur 10 cycle habe ich lauffen gelassen wegen zeit.
(7466MHz einstellung war auch 10 cycle stabile mit gleiche timing und spannung einstellungen.)
7600MHz will niergendwie stabile sein leider.
Keine ahnung wegen Mainboard oder wegen CPU, Vielleicht beide schuld.

 

[Veii]

In der nacht habe ich gelassen noch 25 cycle TM5 Usmus1 laufen. ' fehler habe ich bekommen leider. Und ich denke das laufzeit auch viel zu lang.

25 cycles müssen es sein.
Es braucht so lange es braucht.
Höhere Kapazität braucht länger

Y-cruncher muss 90minuten.

#13 ist ein Overheating Problem
Es kann aber auch zu viel REFI sein. Versuche 114687 (als Eingabe)
tWR auf 66 ~ vorerst. Etwas niedrig.
(CAS+WTRL+BC8)
Wert 24 ist ein exploit.

tCWL auf CL-2.

VDDQ_MEM mindestens 50-60mV under VDD_MEM. Bis zu 300mV delta hast du als Option.
Bei 1.2 VDDQ_CPU (TX) erwartest du ungefähr 1.35 VDDQ_MEM.
Zwischen 1.29-1.41v. Benütze 15mV Schritte für den PMIC.

Wenn alles nichts bringt, versuche RTT_NOM beide auf 80ohm.

 

[laychi]

25 cycles müssen es sein.
Es braucht so lange es braucht.
Höhere Kapazität braucht länger

Y-cruncher muss 90minuten.

#13 ist ein Overheating Problem
Es kann aber auch zu viel REFI sein. Versuche 114687 (als Eingabe)
tWR auf 66 ~ vorerst. Etwas niedrig.
(CAS+WTRL+BC8)
Wert 24 ist ein exploit.

tCWL auf CL-2.

VDDQ_MEM mindestens 50-60mV under VDD_MEM. Bis zu 300mV delta hast du als Option.
Bei 1.2 VDDQ_CPU (TX) erwartest du ungefähr 1.35 VDDQ_MEM.
Zwischen 1.29-1.41v. Benütze 15mV Schritte für den PMIC.

Wenn alles nichts bringt, versuche RTT_NOM beide auf 80ohm.

Danke,
"Y-cruncher muss 90minuten." -Ich mache es bald, ich wollte erst sehen etwas stabilitate in kürzer laufzeit.
"#13 ist ein Overheating Problem" -Ich denke, dass es in meinem Fall anders sein wird.
Die RAM-Temperatur liegt unter 40 Grad. Es war schon höher, aber es war stabil in TM5.

"Es kann aber auch zu viel REFI sein. Versuche 114687 (als Eingabe)"
Alles klar, ich probiere es. Wie soll ich eigentlich die korrekt tRefi ausrechnen?

"tCWL auf CL-2." Immer so?

"VDDQ_MEM mindestens 50-60mV under VDD_MEM. Bis zu 300mV delta hast du als Option.
Bei 1.2 VDDQ_CPU (TX) erwartest du ungefähr 1.35 VDDQ_MEM.
Zwischen 1.29-1.41v. Benütze 15mV Schritte für den PMIC."

VDD_MEM lasse ich dann auf 1,47V(statt falsche 1,46V) und VDDQ_MEM erst 1,41V.

 

[Veii]

Immer so?

Immer.
Geht tiefer aber momentan bist du nicht in der Situation eine stabile Baseline zu besitzen.
Generell hat es so zu bleiben wie es nun mal ist
Der Rest sind transition timings. Timings ob hoch oder tief sind nur extras.
Man sollte sich nicht auf virtuelle Werte fokussieren, sondern so viel Clock wie möglich (ohne Throttling) rausholen.
Immerhin rennt jeder die Gear2 penalty.

VDD_MEM lasse ich dann auf 1,47V(statt falsche 1,46V) und VDDQ_MEM erst 1,41V.

Klingt gut.
Es kann sein dass VDDQ_CPU höher muss als 1.2.
Soweit geht die Rechnung jedoch auf.

SA auf 1v ist niedrig. aber soweit ok.
1.1-1.15 ist ein guter Wert, bloß vorerst wohl nicht nötig.

"Y-cruncher muss 90minuten." -Ich mache es bald, ich wollte erst sehen etwas stabilitate in kürzer laufzeit.

Minimum
Ein crash unter 15min ist zwar klar, aber es bleibt ein Problem bis minimum 90minuten.
Selbst dann hast du Möglichkeiten instabil zu sein, da man 2-6 Stunden y-cruncher VST+VT3 rennen sollte.
Error Correction macht seine Arbeit sehr gut. Aber ODECC ist ein Teil der Logik, somit kann man auch mit Korrektur leben.

Wenn man aber schon für sich die genauen Spannungen herausfinden möchte, muss es lange rennen.

 

[AndreasP1981]

Mal langsam runter tasten mit den timings, für tips und ideen bin ich offen:

 

[CUSTOM1337]

Z690 zu Z790 Hero ?

Renne kein fixen clock und keine fixe core Spannung

Das was Auto markiert wurde muss auf Auto
tWR kannst du erzwingen. Oder tRFC Mini benützen um es gegenzuprüfen.
Das selbe Sheet welches dir die TM5 Errors erklärt. Das Original.

DDR4/5 Helper by Veii

docs.google.com

tWR 24 ist ok.
tWTR erzwingen und die markierten Werte auf Auto.

Tweak mode 2 ist ok bei den neuen biosen.
Selbst wenn powerdown & selfrefresh timings eigenartig sind.

Super, oops sorry ich meine Z690 Hero BIOS.
Ich laufe sowieso entweder mit VF Curves, Offset, LLC etc. Diese Fixen GHZ oder auch Spannungen mach ich nicht

Teste grade deine Vorschläge PC startet nachm training selbst neu komme nicht mal ins BIOS :/

tRAS passt
tRRD_L passt

tWTR_L + S 24 / 4 PC trainiert startet neu kommt aber nicht ins Bios weder Windows
tRDWR_sg + dg / 16-17 trainiert startet neu kommt aber nicht ins Bios weder Windows

Wie kommst du auf das +4 noch beim ras woher kommt das

 

[zebra_hun]

Ich habe mit dem 8000 profil angefangen. Goal ist 6H Mix VST/VT3 😆 looks like unmoeglich.
Schaut so aus, dass es nicht ram problem, es ist cpu zu schwach... leider.
Naja, nie aufgeben

 

[tibcsi0407]

similar to ASUS Tuning but stronger drop bellow 3600MHz. Subtle droop bellow 5Gh

use steps of 3mV, and max steps of 6mV. Well 6.25, but tool already does the calculations
Work probably is to make a big drop on P4, let it fix the others
Then make like a 12mV increase in P5 , let it fix the ones
and then add a bump of whatever voltage is left after P2 so it fixes P1 too and is a flat line

Hi @Veii
I think this should be good:

I will test it soon.

After setting the values in BIOS:

VT3 is a bit lower, VST faster. Didn't input your DQVref and CTL0 values yet, just wanted to fix the curve first.
I will reduce the AC_LL to find the SFT min floor. Maybe my shitty E-cores won't let me go lower, but E45 is really good for me for engineering calculations.

Max Core VIDs are not matching the Vcore at low loads, which is strange.

Update.

Looks like the min floor for AC_LL is 0.60 for me. Cannot reduce it, I get insta BSOD in SFT. Tried it with E44X too.
My ring was locked to 49X for some reason, even though it is set to 45-50X in BIOS. Disabled ring down bin and it's okay now.

 

[Veii]

Hi @Veii
I think this should be good:

I will test it soon.

Bit overdone, but idea is good

^ What about
EDIT:
Ooops,
-21 belongs to P1
-14 belongs to P3

Input Order
P4, P5
P1, P3

After setting the values in BIOS:

Result lookks visually good but a bit too sharp
And too high low's
I know what i said, but its hard to explain visual thoughts.
Even drawed. I want minimum flat bottom line to be near that 700mV mark.
It may or may not work out to lower AC_LL then.
Because curve is already droopy. Its an overall 150mV cut from already "shifted" stock Global VID, as you build on .6 not on 1.1 (which is stock)

We want a bit of headroom left, soo 710 or 720mV instead of 700 is "ok"
but i feel something is still not ok.

I will reduce the AC_LL to find the SFT min floor. Maybe my shitty E-cores won't let me go lower, but E45 is really good for me for engineering calculations.

Maybe mm mm

My ring was locked to 49X for some reason, even though it is set to 45-50X in BIOS. Disabled ring down bin and it's okay now.

Thank you for testing
Please don't disable that
And please dont set minimum ring
You will lack voltage in the lower points, waste power for nothing and ya - may freeze..

---

Good timezone 🥱🥱
You can touch later positive ring after feeling being done with curve and being happy with single/double core boost (yes 3DMark timespy cpu , should actually be a goo test for that)
Because doing so, Uncore VID ~ overall chip VID will increase. And if that is too high, you throttle.
For whatever reason it peaked high.

Beitrag automatisch zusammengeführt: 15.01.2024

Ich habe mit dem 8000 profil angefangen. Goal ist 6H Mix VST/VT3 😆 looks like unmoeglich.
Schaut so aus, dass es nicht ram problem, es ist cpu zu schwach... leider.
Naja, nie aufgeben

VDDQ_MEM -30mV
Got atm 210mV delta to TX but only 40 to mem.
MEM always can have 60mV , 100 too but 100mV will fail if powering is bad

If no change on VDDQ_MEM -30mV
Then start by increasing AC_LL in +5 steps.
If still no change till +.20
Revert changes an its your PLL or Skews.

Might be both.

Beitrag automatisch zusammengeführt: 15.01.2024

Wie kommst du auf das +4 noch beim ras woher kommt das

+2, +4, +8
Page size transition, sowie 2N/2T penalty. *

Anta hat es noch im Kopf,
Ich hatte vergessen welcher delay drauf kommt.
Unser X8 layout aber läuft auf 1KB Pagesize, mit OTF Möglichkeit auf 2KB.
Bei writes wäre es nicht relevant, somit ist es egal ob wir beide subchannels indiduel ansprechen.

Bei AMD könnte es hier ein * geben, und RRDS 4 eventuell das Verhalten/Benehmen davon ändern.
Getestet und 512B pagesize hat minimale unterschiede. Kompatible ja, aber nicht brauchbar.

Für uns, 1KB pagesize.
Ich denke nicht dass Intel irgendwas mit der iGPU anfägt oder darüber Interleaved
Ansonsten wäre das Bandwidth Ergebnis höher.

* Muss man nicht rennen,
Für die Fehlersuche nehme ich aber gerne RCD+RTP+4
Timings sind so oder so nur extra's und nicht besonders Ausschlaggebend, ob nun high-clock geht oder nicht.
Am "schwachen" IC liegt es nämlich nicht. Das DIMM PCB könnte eine Variable sein. Doch dennoch sind aktuelle A-Die/24gb M-Die noch nicht am clock limit.

Beitrag automatisch zusammengeführt: 15.01.2024

tWTR_L + S 24 / 4 PC trainiert startet neu kommt aber nicht ins Bios weder Windows
tRDWR_sg + dg / 16-17 trainiert startet neu kommt aber nicht ins Bios weder Windows

WTRS 8 wäre noch eine Möglichkeit
RDWR sind korrekt.
Also 16 oder 17 ~ siehe Tabelle.

Wenn beides weiterhin nicht geht, muss RTP oder WR hoch.
RTP zuerst.
Wenn beides nicht geht, hau RTP auf 15 und nimm für RAS dann RCD+15+4.

Eigentlich hat WTRS auf 4 bei 6400 zu funktionieren. Ganz einfach sogar.
Erst bei 8000MT/s wird es etwas knapp, aber gehe weiterhin.
Nun ja~

Solange du das Board die WRRD_SG/DG anpassen lässt
Solltest du kein Problem damit haben.

 

[tibcsi0407]

^ What about
EDIT:
Oops,
-21 belongs to P1
-14 belongs to P3

Thank you, values set, looks better

Thank you for testing
Please don't disable that
And please don't set minimum ring
You will lack voltage in the lower points, waste power for nothing and ya - may freeze..

Set it back to auto, so min ring is auto too.

Good time zone 🥱🥱
You can touch later positive ring after being done with curve and being happy with single/double core boost (yes 3DMark timespy cpu , should actually be a goo test for that)
Because doing so, Uncore VID ~ overall chip VID wants to increase. And if that is too high, you throttle.
For whatever reason it peaked high.

Yeah, I have a lot of things to do, so I wake up early always.
Done some GB6 runs to see how raw Voltage performs, seems okay to me, no whea, it can run the test. I will run some Timespy and Firestrike CPU too later, those are also good for hunting low boosting voltages.
Do you think should I set global adaptive Svid or leave it on auto?
My E-cores are adaptive now, they are 47x4 46x10 45x16 or something like that. Maybe that causes the high vid requests.,

 

[Veii]

global adaptive Svid or leave it on auto?

Global SVID (preset) to trained, because you use AC_LL
And because you run an "own" curve.

Do you mean something else ?

 

[tibcsi0407]

Global SVID (preset) to trained, because you use AC_LL
And because you run an "own" curve.

Do you mean something else?

Yes, that is trained, I ment the one in the bottom below the actual VRM voltage. It's on auto now. Afaik that controls the maximum boost voltage just like the las point on the V/F curve.

 

[Veii]

Yes, that is trained, I ment the one in the bottom below the actual VRM voltage. It's on auto now. Afaik that controls the maximum boost voltage just like the las point on the V/F curve.

Can you maybe show its description and generally its location.
I dont remember seeing this

There is a VR MAX, but its not the "boost" voltage

Beitrag automatisch zusammengeführt: 15.01.2024

Thank you, values set, looks better

P1 to -18
P3 to -5
P4 to -18
Because there is a little issue

 

[tibcsi0407]

Can you maybe show its description and generally its location.
I dont remember seeing this

There is a VR MAX, but its not the "boost" voltage

Beitrag automatisch zusammengeführt: 15.01.2024

P1 to -18
P3 to -5
P4 to -18
Because there is a little issue
Anhang anzeigen 959796

Thank you for the fine tuning tips.

Looks better.

I mean this setting in BIOS:

I used this one in the past for the highest P ratio. Maybe if I set a correct value, the Vcore will match with the highest VID.

It is still an issue

Under load they are ~ matching.

 

[Veii]

Thank you for the fine tuning tips.

I mean this setting in BIOS:

Ah main voltages
don't touch
Adaptive mode has another starting point, its not a pure offset

P3 -2, P1 -19 ,P2 -10
That should be done then , i hope

I think its ok for idle states to have high VID requests
Its low workload, soo will never reach PL4
And you still can focus on playing with IA_LC

Ring is rather what needs undervolting, but i dont know
No access to ring V/F

---

If you want to be sure that peaks are ok, go test 6.2GHz TVB
I can't say if last 3 points are sharp enough
3D Mark should be plenty for that
Or even CPU-Z single core bench , eh geekbench i guess too. To test if you will reboot due to "idle-clock"
Probably games would work very well for that too.

EDIT:
Oh, didnt you have unigine heaven single core load problems
You can use that problem to your advantage haha.

 

[tibcsi0407]

Ah main voltages
don't touch
Adaptive mode has another starting point, its not a pure offset

Anhang anzeigen 959816
P3 -2, P1 -19, P2 -10
That should be done then, I hope

I think its ok for idle states to have high VID requests
Its low workload, so will never reach PL4
And you still can focus on playing with IA_LC

Ring is rather what needs undervolting, but I don't know
No access to ring V/F

---

If you want to be sure that peaks are ok, go test 6.2GHz TVB
I can't say if last 3 points are sharp enough
3D Mark should be plenty for that
Or even CPU-Z single core bench, geekbench I guess too. To test if you will reboot due to "idle clock"
Probably games would work very well for that too.

EDIT:
Oh, didn't you have unigine heaven single core load problems
You can use that problem to your advantage haha.

Thanks, I will adjust it. I got a hardlock in idle, so maybe need to raise the bottom a little.
For temporary I fixed E cores at 45X to see if they caused the issue.

I will test the boosts, so far it is good. Working on Tekla Structures, it's a 1-2 core load and AxisVM, it's an allcore low load, but when it is looking for the ULS load combinations it's quite heavy ~250W load, everything is stable so far.

Edit,
@Veii
Got another hardlock. Looks like the bottom of the curve is too low.


What do you think about this one?
Bit stronger down there, but looks more curvy. Maybe it's closer to the ideal curve you sent before.

 

[Veii]

Edit,
@Veii
Got another hardlock. Looks like the bottom of the curve is too low.


What do you think about this one?
Bit stronger down there, but looks more curvy. Maybe it's closer to the ideal curve you sent before.

Lets see
You'll try it out and figure it out 🤭
As long as all lower earlier voltage points are lower than the upcoming higher ones,
You will not skip straps and all will be ok.
Because "highest voltage wins"

Potentially its also no issue
Because if curve ends "too high" you can just AC_LL it lower.

This point is the most used one for render workloads
Ya, i guess it looks alright.
Test it further and let us know~

I wouldnt push this high
40mV jump is quite something
but it might be ok when you drop AC_LL further down.

Ramp is just a bit much
20mV for lower , 50mV for higher
i need to check rest of curve, but thats a bit much ramp
^ i feel

 

[tibcsi0407]

Let's see
You'll try it out and figure it out 🤭
As long as all lower earlier voltage points are lower than the upcoming higher ones,
You won't skip straps and everything will be ok.
Because "highest voltage wins"

Potentially its also no issue
Because if curve ends "too high" you can just AC_LL it lower.
Anhang anzeigen 959834
This point is the most used one for render workloads
Yes, I guess it looks alright.
Test it further and let us know~


Anhang anzeigen 959835
I wouldn't push this high
40mV jump is quite something
but it might be ok when you drop AC_LL further down.

Ramp is just a bit much
20mV for lower, 50mV for higher
i need to check rest of curve, but thats a bit much ramp
^ i feel

Thank you. Tomorrow I will test it in the morning and report back.
I just loaded my old curve from BIOS and it works fine.
This will be applied. Maybe a bit lowered later.

 

[zebra_hun]

Win11 Revi ist ganz ok ~ aber ich kenne nur die alte Version. (v1702)
Für Win10 wäre Ghost besser.

Ghost 11 ist schlecht und Revi10 war nicht gut 🤭
Stock11 ist eine reine Katastrophe

Ic habe gerade das neue Revi W11 installiert. Es gibt kein iso mehr, muss zuerst original W11 installiert werden. Danach Playbook, und muss nochmal ueber Playbook Revi da rauf.
Leider gleiche wie W10, nur die e Kerne arbeiten.
Ich muss leider Park Controll installieren, sonst werden nie in leben P kerne arbeiten.
Natuerlich alles von Asus Webseite noch installiert worden. Chipset, Lan, usw.
War kein Debloat, nichts, nur original von MS (Media Creation Tool), und sofort Revi.