Neue Horizonte: AMD zeigt Vega in 7 nm und EPYC der 2. Generation

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Gamerkind schrieb:
Da TSMC keinen 14nm Prozess hat udn das zum Allgemeinwissen gehört...
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So das gehört also zum Allgemeinwissen? :lol:
Lernt man schon im Kindergarten, wa?

Der Typ ey...

Und dass und und heißt und nicht udn ist auch Allgemeinwissen...
 
Don schrieb:
Und ob im I/O-Die noch mehr steckt. Über ein L4-Cache wird gemutmaßt, aber wenn der L3-Cache da drin sitzt würde das auch die Größe erklären, oder?
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L3 wird in den chiplets stecken, wäre sonst zu weit vom Core weg und mit zu großen Latenzen verbunden.

An einen L4 glaub ich nicht, denn der müsste ja idealerweise größer sein als der L3. Ausgehend von Zen1 wären dass bei 64 Cores ja 128MB L3, also doppelt so viel L4 wäre nötig. Ausgehend von 2mm² pro 1MB bei Zen1 L3 wäre der L4 in der Menge größer als der IO Chip.
 
unl34shed schrieb:
L3 wird in den chiplets stecken, wäre sonst zu weit vom Core weg und mit zu großen Latenzen verbunden.

An einen L4 glaub ich nicht, denn der müsste ja idealerweise größer sein als der L3. Ausgehend von Zen1 wären dass bei 64 Cores ja 128MB L3, also doppelt so viel L4 wäre nötig. Ausgehend von 2mm² pro 1MB bei Zen1 L3 wäre der L4 in der Menge größer als der IO Chip.
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Rechnest du da nicht bei den mm²/MB falsch? Meine Annahme ist du rechnest einfach GesamtDIEfläche/L3 Speicher? Dann vergisst du aber den ganzen anderen Teil der mit auf dem DIE ist?
 
Ich geh davon aus, dass folgende Tabelle stimmt. Also 8 MB auf 16mm²
AMD-Zen-Intel-Die-Size-Comparison.jpg
 
Gamerkind schrieb:
Da TSMC keinen 14nm Prozess hat udn das zum Allgemeinwissen gehört, wenn es um Chipfertiger geht, brauche ich dafür keinen Beleg.
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Warst du das nicht, der behauptet hat GloFo hätte einen funktionierenden 7nm Prozess? Nach deiner Logik schuldest du uns dafür doch dann noch einen Beleg. Du drehst dir jeden Scheiss wie er dir gerade in den Kram passt.
 
Umgeht mit dieser Bauweise AMD dann das bisherige NUMA Problemchen mit zentralem IO Chip?
 
ludwinator schrieb:
Weder wird Intel seine Masken an TSMC weitergeben noch wird Intel seine Designs an 12/16nm anpassen. Nicht in überschaubarer Zeit jedenfalls.
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Gerade den Halbsatz halte ich für gewagt. Es ist ein "Leichtes", eine Maske auf einen Prozess hin zu erstellen, wenn sich das Design nicht verändert. Du musst ja "nichts weiter" tun, als die Transistoren nicht mehr in 14nm, sondern in 16nm zu erzeugen. So ganz einfach ist es natürlich nicht, aber die Grundidee ist kein Problem. Und da Intel ein Zeitproblem hat, ist das die einzige Lösung. Was bringt es Intel denn bitte, wenn sie ihre 14nm-CPUs auf den teuren 10nm-Prozess von TSMC portieren lassen, statt den deutlich günstigeren und kaum schlechteren 12nm-Prozess zu verwenden? Am Ende muss die TDP der Atoms stimmen. Mehr nicht.

unl34shed schrieb:
Ich geh davon aus, dass folgende Tabelle stimmt. Also 8 MB auf 16mm²
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Ja, aber die Zen1-CPUs haben keinen derartigen I/O-Controller. Das Zen2-Design wirft alles über den Haufen, was wir bislang diesbezüglich abgeleitet haben.

octacore schrieb:
Umgeht mit dieser Bauweise AMD dann das bisherige NUMA Problemchen mit zentralem IO Chip?
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Theoretisch ja. Aber lieber erstmal die Praxis abwarten.
 
Naja, beim Thema "IPC" scheiden sich aber die Geister - denn es hängt davon ab, welches Programm man zur Ermittlung der IPC heranzieht. 30% mehr IPC klingt super - aber schauen wir mal, was davon am Ende in der "Real World" ankommt. Da hat man in Intels Servern auch nicht viel von AVX512.
 
Achso. Nein, das glaube ich auch nicht. Außerdem würde so ein L4-Cache die CPU nur unnötig verteuern. Die Ausfallrate für das Silizium wäre enorm, siehe Broadwell & IrisPro-CPUs bei Intel.
 
Don schrieb:
aber wie alles andere immer direkt ausgeschlagen wird, ohne jegliche Alternative oder Spielraum, ist schon erstaunlich. Stattdessen werden dann Hypothesen zu einem EPYC2 mit zehn Speicherkanälen aufgestellt, wozu es keinerlei Anzeichen gibt, dass es überhaupt sinnvoll umsetzbar wäre.
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Ich will nicht lügen, ich bin ein wenig neidisch auf Deine Beherschung zu diesem Thema.
Selbst als eigentlich total unbeteiligter Leser bekomme ich teils Bluthochdruck bei all den Leuten die es als ganz normal hinstellen, wenn jegliche Fakten ignoriert werden, während Aluhuttheorien als ganz "offensichtlich" und glaubwürdig hingestellt werden.
Wäre komplett ungeeignet für Deinen Job, ich würde die Leute der Reihe nach bannen haha.

An der Stelle also mal ein Chapeau an Dich und die restliche Redanktion.
So ruhig zu bleiben, bei teils doch recht wahnwitzigen Usern ist eine beachtliche Leistung.

(Aber hey, Doppelaccounts wenigstens anhand der IPs zu sperren, solltet Ihr trotzdem mal einführen. Bei manchen ist es schon sehr offensichtliches Welle machen mit Multi-Accounts. Selbst ohne im CMS die IPs vergleichen zu können, hehe)
 
ludwinator schrieb:
Weder wird Intel seine Masken an TSMC weitergeben
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Du behauptest also, TSMC fertigt garnichts für Intel?

noch wird Intel seine Designs an 12/16nm anpassen. Nicht in überschaubarer Zeit jedenfalls.
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Auf was dann?

Eher könnte Intel 10nm Aufträge an TSMC vergeben :)
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Wolltest du gerade nur trollen, oder hast du das was bei intel gerade abgeht nicht verstanden?

Deren 10nm Prozess funktioniert nicht und die 10nm Fabs werden teilweise schon auf 14nm zurückgerüstet!

unl34shed schrieb:
Ich geh davon aus, dass folgende Tabelle stimmt. Also 8 MB auf 16mm²
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OK, dann geht sich das in der I/O-Die eh nicht aus.

octacore schrieb:
Umgeht mit dieser Bauweise AMD dann das bisherige NUMA Problemchen mit zentralem IO Chip?
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Ja!
 
fortunes schrieb:
Gerade den Halbsatz halte ich für gewagt. Es ist ein „Leichtes“, eine Maske auf einen Prozess hin zu erstellen, wenn sich das Design nicht verändert. Du musst ja "nichts weiter" tun, als die Transistoren nicht mehr in 14nm, sondern in 16nm zu erzeugen. So ganz einfach ist es natürlich nicht, aber die Grundidee ist kein Problem. Und da Intel ein Zeitproblem hat, ist das die einzige Lösung.
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Nicht mein Fachbereich, daher die Frage:
Wie geht das auf, wenn man eine Maske die für eine Größe X (hier 14 nm) auf eine Große X+Y (fiktive 16 nm) portiert?
Die Masken sind, soweit ich das bisher verstanden habe, ja ein Bauplan für das Chiplayout. Zwischen den Transistoren muss ein gewisser Platz sein, damit sie billig gesagt keine „Kurzen“ produzieren.
Wenn die Maske jetzt für Größe X gedacht war, dann sind doch die Transistoren in Größe X+Y evtl. so groß, dass damit das Layout invalide wird. Die Abstände könnten zu gering werden und alle möglichen Probleme, bis hin zu direktem Kontakt, entstehen.

Andersrum, also eine Größe X Maske auf einen Größe X-Y Prozess zu stecken würde in meinen Augen mehr Sinn ergeben. Wenn alles etwas kleiner ist, dann hat man halt etwas mehr Raum zwischen den Einzelteilen, was sich eher Positiv auswirkt wahrscheinlich.
Aber man könnte problemlos dieselbe Maske / dasselbe Layout verwenden.

Habe schon öfter gehört, dass etwas ggf. in einem billigeren / größeren Prozess gefertigt wird, also ist das offensichtlich machbar. Ich würde aber gerne verstehen wie das vonstattengeht. ;-)
Wenn das Layout nicht aufgeht, weil die einzelnen Teile zu groß sind, dann muss ich ja das Layout neu entwickeln.

Stelle mir das im Groben so vor wie bei einer Uhr. Wenn ich auf einmal alle enthaltenen Zahnräder und Einzelteile um 10 % größer mache, dann passt das Ding nicht nur nicht mehr ins Gehäuse, sondern es wird gar nicht mehr funktionieren. In dem Fall aber wohl auch nicht bei Verkleinerung.
 
Hat zufällig jemand einen Link zu den aktuellen und künftig geplanten Kapazitäten von TSMC?

Von TSMC gibt es da so Tabellen, mit dme Titel Installed Capacity, blöderweise finde ich da selbst mit der Google bildersuche nichts aktuelles.
 
ludwinator schrieb:
Du wirst uns ja sicher an deiner unendlichen Weißheit teilhaben lassen und erklären, wie das tatsächlich passieren soll, nicht?
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Hat er doch schon. Und das logischer als manch' anderer Ansatz, der hier plötzlich einen 10nm-Prozess bei TSMC erkennen wollen, wo gar keine Fertigungsgeräte für diesen Prozess vorhanden sind...

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Gamerkind schrieb:
Hat zufällig jemand einen Link zu den aktuellen und künftig geplanten Kapazitäten von TSMC?
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Meintest du die?

List of semiconductor fabrication plants - Wikipedia
 
ach 10nm gibt's jetzt auch nicht bei TSMC ?
Da fragt man sich natürlich schon, woher die Chips für Apple eigentlich kommen …
 
Der A10X ist in 10nm und ist von TSMC gefertigt. A12 ist in 7nm und auch von TSMC.
 
Ich suche eigentlich auch etwas ganz anderes.

Es gibt von TSMC eine Tabelle, in der steht wie hoch die Kapazitäten aktuell in 28nm, 16nm, ..., 7nm sind udn wie die Kapazitäten in 2019 und 2020 ausgebaut werden sollen.
 
Zuletzt bearbeitet:
unl34shed schrieb:
L3 wird in den chiplets stecken, wäre sonst zu weit vom Core weg und mit zu großen Latenzen verbunden.
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L3-Anbindung über IF? Da sind mit Don wohl die Pferde durchgegangen... :d

unl34shed schrieb:
An einen L4 glaub ich nicht, denn der müsste ja idealerweise größer sein als der L3. Ausgehend von Zen1 wären dass bei 64 Cores ja 128MB L3, also doppelt so viel L4 wäre nötig. Ausgehend von 2mm² pro 1MB bei Zen1 L3 wäre der L4 in der Menge größer als der IO Chip.
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Das gälte nur, wenn der Cache tatsächlich als 4. Cache-Ebene für die CPUs diente, also als echter L4.
Stattdessen dürfte er aber als Systemcache für den I/O ausgelegt sein, seine Größte richtete sich somit nach ganz anderen Vorgaben. Ein System-Cache könnte eine deutlich höhere Packungsdichte erreichen, als das bei einem L3 aus Performancegründen möglich ist.

Ich bin gespannt, wie AMD das/die CCX auf den Chiplets gelöst hat: Ein 8-Core CCX + IF oder CCX + IF + CCX wie gehabt. Ich tippe auf zweiteres, mit größerem L3.
 
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