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Interessanter wäre, wo der L3-Cache sitzt.
Da TSMC keinen 14nm Prozess hat udn das zum Allgemeinwissen gehört...
Und ob im I/O-Die noch mehr steckt. Über ein L4-Cache wird gemutmaßt, aber wenn der L3-Cache da drin sitzt würde das auch die Größe erklären, oder?
L3 wird in den chiplets stecken, wäre sonst zu weit vom Core weg und mit zu großen Latenzen verbunden.
An einen L4 glaub ich nicht, denn der müsste ja idealerweise größer sein als der L3. Ausgehend von Zen1 wären dass bei 64 Cores ja 128MB L3, also doppelt so viel L4 wäre nötig. Ausgehend von 2mm² pro 1MB bei Zen1 L3 wäre der L4 in der Menge größer als der IO Chip.
Da TSMC keinen 14nm Prozess hat udn das zum Allgemeinwissen gehört, wenn es um Chipfertiger geht, brauche ich dafür keinen Beleg.
Gerade den Halbsatz halte ich für gewagt. Es ist ein "Leichtes", eine Maske auf einen Prozess hin zu erstellen, wenn sich das Design nicht verändert. Du musst ja "nichts weiter" tun, als die Transistoren nicht mehr in 14nm, sondern in 16nm zu erzeugen. So ganz einfach ist es natürlich nicht, aber die Grundidee ist kein Problem. Und da Intel ein Zeitproblem hat, ist das die einzige Lösung. Was bringt es Intel denn bitte, wenn sie ihre 14nm-CPUs auf den teuren 10nm-Prozess von TSMC portieren lassen, statt den deutlich günstigeren und kaum schlechteren 12nm-Prozess zu verwenden? Am Ende muss die TDP der Atoms stimmen. Mehr nicht.Weder wird Intel seine Masken an TSMC weitergeben noch wird Intel seine Designs an 12/16nm anpassen. Nicht in überschaubarer Zeit jedenfalls.
Ja, aber die Zen1-CPUs haben keinen derartigen I/O-Controller. Das Zen2-Design wirft alles über den Haufen, was wir bislang diesbezüglich abgeleitet haben.Ich geh davon aus, dass folgende Tabelle stimmt. Also 8 MB auf 16mm²
Theoretisch ja. Aber lieber erstmal die Praxis abwarten.Umgeht mit dieser Bauweise AMD dann das bisherige NUMA Problemchen mit zentralem IO Chip?
Estimated increase in instructions per cycle (IPC) is based on AMD internal testing for “Zen 2” across microbenchmarks, measured at 4.53 IPC for DKERN + RSA compared to prior “Zen 1” generation CPU (measured at 3.5 IPC for DKERN + RSA) using combined floating point and integer benchmarks.
Ja, aber die Zen1-CPUs haben keinen derartigen I/O-Controller. Das Zen2-Design wirft alles über den Haufen, was wir bislang diesbezüglich abgeleitet haben.
aber wie alles andere immer direkt ausgeschlagen wird, ohne jegliche Alternative oder Spielraum, ist schon erstaunlich. Stattdessen werden dann Hypothesen zu einem EPYC2 mit zehn Speicherkanälen aufgestellt, wozu es keinerlei Anzeichen gibt, dass es überhaupt sinnvoll umsetzbar wäre.
Du behauptest also, TSMC fertigt garnichts für Intel?Weder wird Intel seine Masken an TSMC weitergeben
Auf was dann?noch wird Intel seine Designs an 12/16nm anpassen. Nicht in überschaubarer Zeit jedenfalls.
Wolltest du gerade nur trollen, oder hast du das was bei intel gerade abgeht nicht verstanden?Eher könnte Intel 10nm Aufträge an TSMC vergeben
OK, dann geht sich das in der I/O-Die eh nicht aus.Ich geh davon aus, dass folgende Tabelle stimmt. Also 8 MB auf 16mm²
Ja!Umgeht mit dieser Bauweise AMD dann das bisherige NUMA Problemchen mit zentralem IO Chip?
Gerade den Halbsatz halte ich für gewagt. Es ist ein „Leichtes“, eine Maske auf einen Prozess hin zu erstellen, wenn sich das Design nicht verändert. Du musst ja "nichts weiter" tun, als die Transistoren nicht mehr in 14nm, sondern in 16nm zu erzeugen. So ganz einfach ist es natürlich nicht, aber die Grundidee ist kein Problem. Und da Intel ein Zeitproblem hat, ist das die einzige Lösung.
Hat er doch schon. Und das logischer als manch' anderer Ansatz, der hier plötzlich einen 10nm-Prozess bei TSMC erkennen wollen, wo gar keine Fertigungsgeräte für diesen Prozess vorhanden sind...Du wirst uns ja sicher an deiner unendlichen Weißheit teilhaben lassen und erklären, wie das tatsächlich passieren soll, nicht?
Meintest du die?Hat zufällig jemand einen Link zu den aktuellen und künftig geplanten Kapazitäten von TSMC?
Nein, es gibt von TSMC eine Tabelle, mit den geplanten Kapazitäten für alle Prozesse für 2018 bis glaub ich 2020.
Wer soll das behauptet haben?ach 10nm gibt's jetzt auch nicht bei TSMC ?
Hier gibt es Tabellen Analysen u. s. w. ABER der Report kostet.
http://www.icinsights.com/news/bulletins/Samsung-TSMC-Remain-Tops-In-Available-Wafer-Fab-Capacity/
Kann er wieder nicht lesen, da auf IGNO.
2015 - er sucht aber nach "aktuellen".Hier gibt es Tabellen Analysen u. s. w. ABER der Report kostet.
http://www.icinsights.com/news/bulletins/Samsung-TSMC-Remain-Tops-In-Available-Wafer-Fab-Capacity/
Kann er wieder nicht lesen, da auf IGNO.
L3 wird in den chiplets stecken, wäre sonst zu weit vom Core weg und mit zu großen Latenzen verbunden.
An einen L4 glaub ich nicht, denn der müsste ja idealerweise größer sein als der L3. Ausgehend von Zen1 wären dass bei 64 Cores ja 128MB L3, also doppelt so viel L4 wäre nötig. Ausgehend von 2mm² pro 1MB bei Zen1 L3 wäre der L4 in der Menge größer als der IO Chip.
Bringt mir nur nichts, danach suche ich nicht.Da hilft man doch gern