Microcode 0x12B: Intel identifiziert Degradierung in der Takterzeugung als Fehlerquelle

[Dark_angel]

Nö, hast du den Microcode 0x12B drauf? Wenn ja sollte das sowieso begrenzt sein auf 1,55 V, also sollte nichts mehr passieren.

 

[Nozomu]

Ja, hab ich alles mit mein alten 12700K schon erledigt.

Mir ist trotzdem nicht wohl bei der Spannung. Der i7 hat nur 1.3v gebraucht 😅

 

[Neon Knights]

muss ich ab und an posten, immer noch I.O. mit Apex Bios 2102 , nur was mit der HWINFO Hintergrundmessung los war kann ich nicht sagen... Priority war auf "normal".

 

[Dark_angel]

Was soll sich auch ändern? Außer das er dann genau nach den 5 Jahren Garantie abraucht.

 

[Nozomu]

Bitte 1 Woche davor noch 🤣

 

[Neon Knights]

nein nein das muss jetzt regelmäßig kommen, ich spamme euch noch ein wenig mit Intel zu bevor ich überlaufe.....

 

[Dark_angel]

Überläufer haben hier generell nichts verloren

 

[Schrotti]

Das macht im CB keinen Unterschied, bis PL1 greift, ist er schon fertig.

PL1 liegt immer an, PL2 wird dann für 56 Sekunden geduldet. Wenn man einen 14900K von vornherein auf 125W drosselt, kann der sich nicht entfalten.
Oder habe ich hier einen Denkfehler? Ich denke nicht.

Beitrag automatisch zusammengeführt: 13.10.2024

nein nein das muss jetzt regelmäßig kommen, ich spamme euch noch ein wenig mit Intel zu bevor ich überlaufe.....

Solange AMD das idle Problem nicht löst, kommt weiterhin Intel. Und sorry, aber beim Zocken in 4K merkt man keinen Unterschied.

 

[m0bbed]

Was ist denn das idle Problem von AMD?

 

[Schrotti]

Muss ich das echt erläutern? Die Stromaufnahme im Leerlauf.

 

[Dark_angel]

PL1 liegt immer an, PL2 wird dann für 56 Sekunden geduldet. Wenn man einen 14900K von vornherein auf 125W drosselt, kann der sich nicht entfalten.
Oder habe ich hier einen Denkfehler? Ich denke nicht.

Beitrag automatisch zusammengeführt: 13.10.2024

Denkfehler du schreibst es ja, für 56 Sekunden geduldet und wie lange dauert der CB23, er hatte ja PL1 125W PL2 380W.

Und wenn der auf 125W gedrosselt wäre, kommt man glaube nicht auf über 39K

 

[2k5lexi]

Muss ich das echt erläutern? Die Stromaufnahme im Leerlauf.

Das "Problem" wirst du nächste oder spätestens übernächste Generation auch bei Intel sehen, weil die Ursache des Thema Chiplet vs Monolith und damit nur Elektronik und Physik ist.
Sobald Intel ebenfalls auf Chiplet geht, geht zwangsweise auch der Idle Strombedarf hoch.
🤡

Alternativ müsste Intel den lunar lake Ansatz verfolgen und einen eigenen mini-SOC mit E-Cores und IO haben für Basisfunktionen/idle, und dann aber auf einem anderen Chiplet alles was Leistung bringt. Dann hast du ganz andere Probleme wie der Chip genutzt wird was Kommunikation und Synchronisierung und vor allem Übergänge angeht.

Gleichzeitig willst du als Intel aber unbedingt Chiplets um Entwicklungskosten massiv zu senken und yield massiv zu steigern.

 

[Dark_angel]

Was hat das damit Zutun, dass die Kerne, die nicht genutzt werden, anständig schlafen zu legen?

Intel kommt ja jetzt beim Arrow Lake-S mit DLVR ein im Chip integrierter Spannungscontroller, denke, das sollte auch ein Vorteil sein, ob dieser dann auch bei den nächsten Generationen zum Tragen kommt, weiß natürlich keiner.

 

[2k5lexi]

Was hat das damit Zutun, dass die Kerne, die nicht genutzt werden, anständig schlafen zu legen?

Das sind komplett unterschiedliche Baustellen, aber evtl gibts da einen technischen Zusammenhang. Weiß ich nicht.
Lunar Lake ist jedenfalls technologisch ein Einhorn was Chipdesign angeht, und das Design existiert nur weil Intel ein Chipletdesign haben wollte was im Idle möglichst stromsparend ist.

 

[Dark_angel]

Intel baut doch das Chipletdesign nicht alles auf den IDLE aus Intel war schon immer im IDLE sparsam, glaube kaum das sich das in den nächsten Generationen ändern wird, warum sollte das auch so sein.

Das Chipletdesign alleine, ist doch nicht nur für den niedrigen IDLE verbrauch verantwortlich.

 

[2k5lexi]

Intel baut doch das Chipletdesign nicht alles auf den IDLE aus Intel war schon immer im IDLE sparsam, glaube kaum das sich das in den nächsten Generationen ändern wird, warum sollte das auch so sein.

Das Chipletdesign alleine, ist doch nicht nur für den niedrigen IDLE verbrauch verantwortlich.

Ich habe den Verdacht du schmeißt da einiges durcheinander:
1) Monolith hat physikalisch weniger Verluste als Chiplet. Monolith ist prinzipbedingt sparsamer als Chiplet.
2) Wenn du aus Gründen von Engineering und Yield und damit Kosten unbedingt auf Chiplet willst, hast du erstmal die physikalischen Nachteile, mit denen musst du umgehen.
3) Wenn du also ein prinzipbedingt ineffizientes Chipletdesign effizient machen willst musst du einiges an Aufwand im Chipdesign treiben.
4) Wenn du ein prinzipbedingt im Idle extrem ineffizientes Chiplet Design effizient machen willst, musst du noch sehr viel mehr Aufwand im Chipdesign treiben.
5) Das Ergebnis davon ist Lunar Lake, das ist der Grund warum ich Lunar Lake als "Einhorn" bezeichne. Lunar Lake ist ein extrem aufwändiges auf Idle power consumption optimiertes Chipletdesign.

 

[Dark_angel]

Das "Problem" wirst du nächste oder spätestens übernächste Generation auch bei Intel sehen, weil die Ursache des Thema Chiplet vs Monolith und damit nur Elektronik und Physik ist.

Ein Verdacht sieht anders aus.

Ich denke, das wird nicht so sein und Intel wird genauso sparsam im IDLE sein, wie auch sonst immer gewesen.

 

[2k5lexi]

Ich denke, das wird nicht so sein und Intel wird genauso sparsam im IDLE sein, wie auch sonst immer gewesen.

Lunar Lake hat nur für Idlebetrieb 2 E-Cores im IO-Die damit sie Chiplet-Ineffizienz-Thematik im Idle nicht haben, sondern für Idlebetrieb wieder einen Monolith haben.
Wenn sie also auch in Zukunft im Idle niedrige Verbräuche haben wollen im Desktop, müssten sie vermutlich ein ähnlich aufwändiges Konzept auch auf den Desktop übertragen, oder aber mit den Chiplet Nachteilen leben.

Ich habe da aus physikalischen Gründen meine Zweifel. Ich lasse mich aber gern positiv überraschen

 

[Dark_angel]

Ich nicht, denke, Intel wird das schon meistern

 

[Nozomu]

Lassen wir uns einfach überraschen, was Intel uns vor die Nase stellt

 

[IronAge]

Intel nutzt die fortschrittlicheren die-die Verbindungen, also wird man was das angeht auch weiterhin vorne liegen.
Am besten finde ich dann dass man die VC per Core einstellen kann.
Das hat beim OC auf HEDT/S2066 einige Vorteile vor allem hinsichtlich der Kühlung/Temperatur gebracht.
Die schlechteren Cores habe ich einfach mit individuell angepasster VC und teils auch mit etwas geringerem Takt laufen lassen.
Es gibt auf jeden Fall einiges neues zu entdecken und das macht auch den Spaß an einer neuen Plattform aus.

 

[cHio]

Intel ist doch bereits seit Meteor Lake komplett weg vom klassischen Monolithen. Hinsichtlich Ineffizienten ist das, genau wie 2k5lexi sagt, im wesentlichen durch den SOC tile kompensiert worden.
Problematisch wird es aber erst richtig sobald der Compute tile oder GPU tile für sich auch nicht weiter monolithisch bleibt, sondern in weitere tiles übergeht. Aktuell ist noch völlig unklar wie Intel dieses unvermeidbare physikalische Problem zukünftig angeht.

 

[IronAge]

Aktuell ist noch völlig unklar wie Intel dieses unvermeidbare physikalische Problem zukünftig angeht.

UCIe-3D ?

As bump pitch decreases, the area under the bump reduces, and the number of wires for a given area increases as a square of the bump pitch reduction. With orders of magnitude in wire density increase and area reduction, an architectural approach completely different from UCIe 1.0 should be pursued. When architected correctly, as demonstrated with our approach, interconnected chiplets with these low bump pitches will offer better latency and power characteristics than large monolithic dies and will offer the same benefits that Moore’s law has provided with reduced transistor sizes for over 50 years.

Quelle: https://www.nature.com/articles/s41928-024-01126-y

 

[Dark_angel]

Ich habe es jetzt wieder von CPU Lite Load Mode 16 auf Mode 13 zurückgestellt und sieh da, Problem beseitigt, warum das jetzt auf 16 gestellt wird, ist mir ein rätsel.
Um so höher der CPU Lite Load Mode gewählt wird, um so höher ist die Spannung Umkehrschluss ich laufe schneller in die Thermische Kerndrosselung mit meinem Noctua NH-D15S.

Mode 13

Mode 16

 

[Nozomu]

Interessant. Muss ich später auch mal testen.

 

[Dark_angel]

Würde aber nicht zu weit heruntergehen

So sieht das aus, wenn ich Mode 10 einstelle.

 

[Nozomu]

Wie mit allen Setings die man anfasst

 

[Dark_angel]

Da hast du recht, bei mir konnte ich es aber nachvollziehen, vor dem CPU Microcode 0x12B hatte das Board noch Mode 13 eingestellt, denke um die Stabilität seitens Intel zu gewährleisten, ist es dann auf Mode 16 gestellt worden, obwohl die Spannung dann höher ist.

 

[Nozomu]

Sehr wahrscheinlich sogar. Ich schaue mir das heute Abend aber mal an was die Cinebench Punkte sagen. Wenn MC steigt könnte es stabil sein. Leider komme ich Stock da nicht hin mit mein NH D15 Kühler. Ist halt eine Herausforderung jetzt, da war mein alter 12700K Kinderspielzeug

 

[Dark_angel]

Habe auch nur einen NH-D15S verbaut.